EDA及dsp考點(diǎn)總結(jié)

1、學(xué)習(xí)好資料歡迎下載紅色是考的（大題）考的課后作業(yè)4-3 和4-5書上 8-1 序列檢測(cè)一. 選擇填空 (每題 4 分，共 40 分)1.MAX7000結(jié)構(gòu)中包含五個(gè)主要部分，即邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)（共享和并聯(lián)）、可編程連線陣列、 I/O 控制塊 。2EDA 的設(shè)計(jì)輸入主要包括（原理圖輸入） 、狀態(tài)圖輸入、波形圖輸入和HDL 文本輸入。3. 當(dāng)前最流行的并成為IEEE 標(biāo)準(zhǔn)的硬件描述語言包括具VHDL和Verilog。4. 常用 EDA 工具大致可分為設(shè)計(jì)輸入編輯器、HDL 綜合器、 仿真器、 適配器和 下載器 5 個(gè)模塊。5. CPLD 結(jié)構(gòu)特點(diǎn)為 以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為；FP

2、GA 結(jié)構(gòu)特點(diǎn)為以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為。7. VHDL 中最常用的庫是IEEE標(biāo)準(zhǔn)庫，最常用的程序包是STD-LOGIC-1164程序包。常用的四種庫是IEEE 庫、 STD 庫、 WORK 庫及 VITAL 庫。 IEEE 庫是 VHDL 設(shè)計(jì)中最常用的庫，它包含有 IEEE 標(biāo)準(zhǔn)的程序包和其他一些支持工業(yè)標(biāo)準(zhǔn)的程序包。8. VHDL 程序的基本結(jié)構(gòu)由、和組成。9. 基于 EDA軟件的 FPGA / CPLD設(shè)計(jì)流程為：原理圖 /HDL 文本輸入功能仿真綜合適配時(shí)序仿真編程下載硬件測(cè)試。10. 源文件保存時(shí)，建議文件名盡可能與該程序的實(shí)體名保持一致。11. 資源優(yōu)化可以分為資源共享，

3、邏輯優(yōu)化、串行化。速度優(yōu)化分為流水線設(shè)計(jì) ,寄存器配平和關(guān)鍵路徑法。12. 三類數(shù)據(jù)對(duì)象：變量、常量和信號(hào)。13. 在 VHDL 中有邏輯操作符、關(guān)系操作符、算術(shù)操作符和符號(hào)操作符四類操作符，如果邏輯操作符左邊和右邊值的類型為數(shù)組， 則這兩個(gè)數(shù)組的尺寸， 即位寬要相等。 在一個(gè)表達(dá)式中有兩個(gè)以上的算符時(shí)，需要使用括號(hào)將這些運(yùn)算分組。如果一串運(yùn)算中的算符相同，且是AND 、OR、XOR 這三個(gè)算符中的一種，則不需要使用括號(hào)。14. 時(shí)序電路產(chǎn)生的條件：利用不完整的條件語句的描述。15. 結(jié)構(gòu)體中的可綜合的 并行語句主要有七種： 并行信號(hào)賦值、進(jìn)程、塊語句、條件信號(hào)語句、元件例化語句、生成語句和并

4、行過程調(diào)用語句。 順序語句有賦值語句、 流程控制語句、 等待語句、子程序調(diào)用語句、返回語句和空操作語句。16. 順序語句只能出現(xiàn)在進(jìn)程中，子程序包括函數(shù)和過程。并行語句不放在進(jìn)程中。17. 進(jìn)程本身是并行語句，但其內(nèi)部是順序語句2、本質(zhì)區(qū)別：18. P247 248 自己解決去！19. P248 標(biāo)志符的命名規(guī)則20. 三種主要的狀態(tài)編碼為 ：狀態(tài)位直接輸出型號(hào)編碼、一位熱碼編碼和順序編碼。特點(diǎn)P21521. 非法狀態(tài)的產(chǎn)生原因： 1、外界不確定的干擾 2、隨機(jī)上電的初始啟動(dòng)22. VHDL 要求賦值符“ <=” 兩邊的信號(hào)的數(shù)據(jù)類型必須一致。學(xué)習(xí)好資料歡迎下載23. 綜合的概念：將用行

5、為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。二、名詞解釋EDA ：Electronic Design Automation電子設(shè)計(jì)自動(dòng)化LPM ： Library of ParameterizedMODULES 可編程模塊庫JTAG：聯(lián)合測(cè)試行動(dòng)小組PCB：印刷電路板CPLD：復(fù)雜可編程邏輯器件HDL ：硬件描述語言FSM：有限狀態(tài)機(jī)SOPC：?jiǎn)涡酒删幊滔到y(tǒng)LUT ：查找表UART ：串口（通用異步收發(fā)器）LGMCPLD：可編程邏輯器件ISP：在系統(tǒng)編程RTL：寄存器傳輸級(jí)IEEE：電子電氣工程師協(xié)會(huì)EAB ：嵌入式陣列塊考的： VHDL ：超高速集成電路SOC

6、：?jiǎn)涡酒到y(tǒng)硬件描述語言GAL ：通用邏輯陣列器件ASIC ：專用集成電路IP：知識(shí)產(chǎn)權(quán)核三選擇題21.IP 核在 EDA技術(shù)和開發(fā)中具有十分重要的地位，IP 分軟 IP 、固 IP 、硬 IP ；下列所描述的IP 核中，對(duì)于硬 IP 的正確描述為 _。a) 提供用 VHDL等硬件描述語言描述的功能塊， b) 但不 c) 涉及實(shí)現(xiàn)該功能塊的具體電路；d) 提供設(shè)計(jì)的最總產(chǎn)品 - 掩膜；e) 以網(wǎng)表文件的形式提交用戶， f)完成了綜合的功能塊；MAX7000結(jié)構(gòu)中包含五個(gè)主要部分， 即邏輯陣列塊、 宏單元、擴(kuò)展乘積項(xiàng)（共享和并聯(lián)）、可編程連線陣列、 I/O 控制塊。電子系統(tǒng)設(shè)計(jì)優(yōu)化， 主要考慮提

7、高資源利用率減少功耗 - 即面積優(yōu)化，以及提高運(yùn)行速度 - 即速度優(yōu)化；1、IP 核在 EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP 核為 _。 AA. 軟IPB.固 IPC.硬 IPD.都不是、2、下列狀態(tài)機(jī)的狀態(tài)編碼， _方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。AA狀態(tài)位直接輸出型編碼記處B一位熱碼編碼C 順序編碼D格雷編碼 2大規(guī)?？删幊唐骷饕?FPGA 、 CPLD 兩類，下列對(duì) FPGA 結(jié)6下列 EDA 軟件中，哪一個(gè)不具有邏輯綜合功能：_。B構(gòu)與工作原理的描述中，正確的是 _C_。Max+

8、Plus II B.ModelSimA.FPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；Quartus II D.SynplifyB.FPGA 是全稱為復(fù)雜可編程邏輯器件；7.IP 核在 EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟 IP 、固 IP、C.基于 SRAM的 FPGA器件，在每次上電后必須進(jìn)行一次配置；硬 IP ；下列所描述的 IP 核中，對(duì)于硬 IP 的正確描述為 _。D.在 Altera 公司生產(chǎn)的器件中， MAX7000系列屬 FPGA 結(jié)構(gòu)。A.提供用 VHDL等硬件描述語言描述的功能塊， B.但不C.進(jìn)程中的變量賦值語句，其變量更新是_。 A涉及實(shí)現(xiàn)該功能塊的具體電路；A

9、. 立即完成； B.按順序完成；D.提供設(shè)計(jì)的最總產(chǎn)品 - 模型庫；C. 在進(jìn)程的最后完成； D. 都不對(duì)。C. 以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；VHDL 語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包D. 都不是。括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_。 D8. 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種B. 器件外部特性； B.器件的綜合約束；說法是不正確的 _C_。C.器件外部特性與內(nèi)部功能； D. 器件的內(nèi)部功能。A. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系下列標(biāo)識(shí)符中， _是不合法的標(biāo)識(shí)符。 B統(tǒng)設(shè)計(jì)；A. State0 B. 9moo

10、nC. Not_Ack_0 D. signallB. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；關(guān)于 VHDL 中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_。C. 原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述；AD. 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。C. 2#1111_1110#B.8#276#9. 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，哪一種C.10#170#D.16#E#E1說法是正確的： _B學(xué)習(xí)好資料歡迎下載A原理圖輸入設(shè)計(jì)方法直觀便捷，很適合完成較大規(guī)模的電工作庫： _D路系統(tǒng)設(shè)計(jì)AIEEE庫 BVITAL庫C STD庫 D WORK工作庫B原理圖輸入設(shè)計(jì)方法一般是一

11、種自底向上的設(shè)計(jì)方法18.下列 4個(gè) VHDL標(biāo)識(shí)符中正確的是： _ BC原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述A 10#128# B 16#E#E1D原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)C 74HC124D X_1610. 在一個(gè) VHDL設(shè)計(jì)中 idata 是一個(gè)信號(hào)， 數(shù)據(jù)類型為 integer，數(shù)據(jù)19.下列語句中，不屬于并行語句的是： _ B范圍 0 to 127 ，下面哪個(gè)賦值語句是正確的 _。A進(jìn)程語句BCASE語句E. idata := 32; B.idata <= 16#A0#;C元件例化語句D WHEN ELSE 語句C.idata <= 16#7#E1;D

12、.idata := B#1010#;20.大規(guī)?？删幊唐骷饕蠪PGA、 CPLD 兩類，下列對(duì) FPGA 結(jié)構(gòu)11. 大規(guī)模可編程器件主要有 FPGA、CPLD兩類，下列對(duì) CPLD結(jié)構(gòu)與工與工作原理的描述中，正確的是_C_。作原理的描述中，正確的是：_ D_F.FPGA全稱為復(fù) G. 雜可編程邏輯器件；A. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件H.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B. CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱I .基于 SRAM的FPGA器件， J. 在每次上電后必須進(jìn)行一次C. 早期的 CPLD是從 FPGA的結(jié)構(gòu)擴(kuò)展而來配置；D. 在Xilinx 公司生

13、產(chǎn)的器件中， XC9500系列屬 CPLD結(jié)構(gòu)D在Altera公司生產(chǎn)的器件中， MAX7000系列屬 FPGA 結(jié)構(gòu)。12. 基于 VHDL設(shè)計(jì)的仿真包括有門級(jí)時(shí)序仿真、行為仿真、 功21.進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是_C_。能仿真和前端功能仿真這四種，按照自頂向下的設(shè)計(jì)流程，其先K.按順序完成； B. 比變量更快完成；后順序應(yīng)該是： _DC. 在進(jìn)程的最后完成； D. 都不對(duì)。AB. C22.不完整的 IF 語句，其綜合結(jié)果可實(shí)現(xiàn)_。ADA. 時(shí)序邏輯電路B. 組合邏輯電路13.IP 核在 EDA技術(shù)和開發(fā)中具有十分重要的地位，IP 分軟 IP、固IP 、C. 雙向電路D. 三態(tài)控制

14、電路硬IP ；下列所描述的 IP 核中，對(duì)于固 IP 的正確描述為： _DA提供用 VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路B提供設(shè)計(jì)的最總產(chǎn)品模型庫C以可執(zhí)行文件的形式提交用戶，完成了綜合的功能塊D都不是14. 在 VHDL語言中，下列對(duì)進(jìn)程（ PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是 _。A.PROCESS為一無限循環(huán)語句； 敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。B. 敏感信號(hào)參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號(hào)；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成；D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。15

15、. 在 VHDL語言中，下列對(duì)進(jìn)程（ PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是：_DAPROCESS為一無限循環(huán)語句B敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)C當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D進(jìn)程由說明語句部分、并行語句部分和敏感信號(hào)參數(shù)表三部分組成16. 對(duì)于信號(hào)和變量的說法，哪一個(gè)是不正確的：_A A信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B變量的賦值是立即完成的23. 嵌套的 IF 語句，其綜合結(jié)果可實(shí)現(xiàn) _ D_ 。A .條件相與的邏輯B .條件相或的邏輯C.條件相異或的邏輯D.三態(tài)控制電路26.在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來選

16、擇合適的狀態(tài)機(jī)編碼。對(duì)于 A.FPGAB.CPLD兩類器件：一位熱碼狀態(tài)機(jī)編碼方式適合于_A_ 器件；順序編碼狀態(tài)機(jī)編碼方式適合于_B_ 器件；28. 在 一 個(gè) VHDL 設(shè) 計(jì) 中 Idata 是 一 個(gè) 信 號(hào) ， 數(shù) 據(jù) 類 型 為std_logic_vector ，試指出下面那個(gè)賦值語句是錯(cuò)誤的。DA .idata<=“00001111” ;B.idata<=b”0000_1111” ;C. idata <= X”AB”;D . idata <= B”21”;29. 在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是_D_。A. if clkevent an

17、d clk = 1 thenB. if falling_edge(clk) thenC. if clkevent and clk = 0 thenD.if clk stable and not clk =1 then30. 請(qǐng)指出 Altera Cyclone 系列中的EP1C6Q240C8 這個(gè)器件是屬于_C_A. ROM B. CPLD C. FPGA D.GALIP 核在 EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用 VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為 _。DC信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用A . 瘦IPB.固IPC.胖IPD.都不是D變量

18、和信號(hào)的賦值符號(hào)不一樣綜合是 EDA設(shè)計(jì)流程的關(guān)鍵步驟， 在下面對(duì)綜合的描述中，_17.VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行是錯(cuò)誤的。 D學(xué)習(xí)好資料歡迎下載A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，程；稱為強(qiáng)制綜合。B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/ CPLD的基D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表本結(jié)構(gòu)相映射的網(wǎng)表文件；示的映射過程，并且這種映射關(guān)系是唯一的；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，綜合是 EDA 設(shè)

19、計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一稱為綜合約束；種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中，D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表_D_ 是錯(cuò)誤的。示的映射過程， 并且這種映射關(guān)系是唯一的 （即綜合結(jié)果是唯一的） 。A . 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA /綜合是 EDA設(shè)計(jì)流程的關(guān)鍵步驟， 綜合就是把抽象設(shè)計(jì)層次中的一種CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件；表示轉(zhuǎn)化成另一種表示的過程； 在下面對(duì)綜合的描述中， _B. 為實(shí)現(xiàn)系統(tǒng)的速度、 面積、性能的要求， 需要對(duì)綜合加以約是正確的。束，稱為綜合約束；A. 綜合就是將電路的高級(jí)語言

20、轉(zhuǎn)化成低級(jí)的，可與FPGA/ CPLD的基C. 綜合可理解為， 將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文本結(jié)構(gòu)相映射的網(wǎng)表文件；件表示的映射過程，并且這種映射關(guān)系不是唯一的。B.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)17 上升沿和下降沿檢測(cè)？18 函數(shù)和過程的本質(zhì)區(qū)別：函數(shù)有返回值，過程沒有返回值。19 進(jìn)程和信號(hào)的？三 .（20 分）簡(jiǎn)答：請(qǐng)用 VHDL 中的 if 語句描述一個(gè) D 觸發(fā)器四 .（30 分）設(shè)計(jì)： 8 選 1 數(shù)據(jù)選擇器，用 VHDL 寫出源程序。其中： D7 D0 是數(shù)據(jù)輸入端， S2、 S1 和 S0 是控制輸入端， Y

21、 是數(shù)據(jù)輸出端。當(dāng) S2、S1、S0=“000”時(shí)，D0 數(shù)據(jù)被選中，輸出 Y=D0 ；當(dāng) S2、S1、S0=“001”時(shí)， D1 數(shù)據(jù)被選中，輸出 Y=D1 ，以次類推。程序填空題（類似）下面程序是帶異步復(fù)位、同步置數(shù)和移位使能的8位右移移位寄存器的VHDL 描述，試補(bǔ)充完整。library ieee;use IEEE.STD-LOGIC-1165 .all;entity sreg8b isport (clk, rst : instd_logic;load,en: instd_logic;din: in STD_LOGIC_VECTOR(7 downto 0);qb: out std_log

22、ic);end sreg8b;architecture behav ofSREG8Bissignal reg8: std_logic_vector( 7 downto 0);beginprocess (clk, RST , load, en)beginif rst='1' then異步清零reg8 <= (OTHERS=>'0') ;elsifCLK'EVENT AND CLK='1'then邊沿檢測(cè)if load = '1' then同步置數(shù)elsifen='1' then移位使能學(xué)習(xí)好資料歡

23、迎下載reg8(6 downto 0) <= reg8(7 downto 1) ;end if;_end if _;end process;qb <= _reg8(0)_;輸出最低位end behav;序列檢測(cè)答案library ieee;entity se isport(din,clk,clrab:in std_logic;:out std_logic);end se;architecture behav of se istype fsm_st is (s0,s1,s2,s3,s4);signal cstate,nstate : fsm_st;beginreg:process(c

24、lr,clk)beginif clr='1' then cstate <= s0; -ab <= '0'elsif clk = '1' and clk'event thencstate <= nstate;end if;學(xué)習(xí)好資料歡迎下載end process;com:process(cstate,din)begincase cstate iswhen s0 => if din = '1' then nstate <= s1;else nstate <= s0;end if;ab <

25、;= '0'when s1 => if din = '1' then nstate <= s2;else nstate <= s0;end if;ab <= '0'when s2 => if din = '1' thennstate <= s2;elsenstate <= s3;end if;ab <= '0'when s3 => if din = '1' then nstate <= s4;else nstate <= s0;end

26、 if;ab <= '0'學(xué)習(xí)好資料歡迎下載when s4 => if din = '1' then nstate <= s1;else nstate <= s0;end if;ab <= '1'end case;end process;end behav;4-3.圖 3-31 所示的是雙 2 選 1 多路選擇器構(gòu)成的電路試在一個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來表達(dá)此電路，每個(gè)進(jìn)程中用MUXK，對(duì)于其中 MUX21A，當(dāng) s='0'CASE語句描述一個(gè)2 選和 '1' 時(shí)，分別有 y<=&#

27、39;a'1 多路選擇器MUX21A。和 y<='b'。4-3. 答案LIBRARY IEEE;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); - 輸入信號(hào)s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0= ”0” THEN tmp<=a2;ELSE tmp&

28、lt;=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1= ”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-5. 給出 1 位全減器的 VHDL 描述。要求：(1) 首先設(shè)計(jì) 1 位半減器，然后用例化語句將它們連接起來，圖4-20 中 h_suber是半減器， diff 是輸出差，s_out 是借位輸出， sub_in 是借位輸入。(2) 以 1 位全減器為基本硬件， 構(gòu)成串行借位的 8 位減法器，要求用例化語句來完成此項(xiàng)設(shè)計(jì) (減法運(yùn)算是 x y - sun_in = diffr) 。學(xué)習(xí)好資料歡迎下載(1)先設(shè)計(jì)一個(gè)半減器Entity h_suber isPort(x,y:in std_logic;diff,s_out:out std_logic);end h_suber;Architecture behav of h_suber isBeginprocess(x,y)b