組合邏輯電路的分析與仿真

1、組合邏輯電路的分析與仿真秦瑜（學(xué)號(hào):20121105488）（物理與電了信息學(xué)院12級(jí)電了信息工程班，內(nèi)蒙古呼和浩特010022）指導(dǎo)老師：劉淑琴摘要：本文是對(duì)組合邏輯電路進(jìn)行分析，分析組合電路的特點(diǎn)、功能以及表示方法，最后對(duì)組 合邏輯電路的一個(gè)仿真。方法是通過(guò)對(duì)組合邏輯電路的仿真成功，實(shí)驗(yàn)是利用集成片以及現(xiàn)有的實(shí) 驗(yàn)設(shè)備進(jìn)行分析，了解其特點(diǎn)、功能。從而對(duì)組合邏輯電路有一個(gè)全新的認(rèn)識(shí)。關(guān)鍵詞：組合邏輯電路；分析；仿真；功能；特點(diǎn)中圖分類(lèi)號(hào)：tn79文獻(xiàn)標(biāo)志碼：b1引言組合邏輯電路作為數(shù)字電路屮兩大邏輯電路z-,在數(shù)字電路屮有著重要的作用， 對(duì)組合邏輯電路的分析和設(shè)計(jì)是數(shù)字電路學(xué)習(xí)過(guò)程的重點(diǎn)內(nèi)容

2、。為縮短理論與實(shí)踐的距 離，提高靈活應(yīng)用數(shù)字元器件的能力，組合邏輯電路通常有四步，設(shè)計(jì)完成畫(huà)出符合功 能要求的邏輯圖，一般是把其轉(zhuǎn)換成ttl與非門(mén)形式的邏輯圖。然后研究用多少個(gè)，何 種邏輯門(mén)、譯碼器、數(shù)據(jù)選擇器，怎么實(shí)現(xiàn)組合邏輯電路。實(shí)踐證明，只要把邏輯電路 與選擇實(shí)現(xiàn)功能器件相互對(duì)應(yīng)輸入輸出的關(guān)系研判準(zhǔn)確，就能按要求實(shí)現(xiàn)所設(shè)計(jì)電路的 邏輯功能，減少器件數(shù)目，降低成本，提高電路的可靠性。2組合邏輯電路的特點(diǎn)組合屯路是由邏輯門(mén)（表示的數(shù)字器件）和屯子元件組成的屯路，電路中沒(méi)有反饋, 沒(méi)有記憶元件。組合電路任一時(shí)刻的輸出狀態(tài)僅取決于該時(shí)刻各輸入的狀態(tài)組合，而和 時(shí)間變量無(wú)關(guān)。從電路結(jié)構(gòu)上看，組合電

3、路是由常用門(mén)電路組合而成的，其屮既無(wú)從輸 出到輸入的反饋連接，也不包含可以存儲(chǔ)信號(hào)的信號(hào)的記憶元件。其實(shí)，門(mén)電路也是組合電路，只不過(guò)因?yàn)樗鼈兊墓δ芎碗娐方Y(jié)構(gòu)都特別簡(jiǎn)單，所以使用小僅將苴當(dāng)做基本邏 輯單元處理罷了。3組合邏輯電路的分析組合邏輯屯路的分析：rti給定的組合邏輯屯路圖出發(fā)，分析其邏輯功能，求出輸出 函數(shù)的邏輯作用。即求出邏輯表達(dá)式和真值表。分析方法如下：推導(dǎo)邏輯電路輸出函 數(shù)的邏輯表達(dá)式并化簡(jiǎn)。首先將邏輯圖中各個(gè)門(mén)的輸出都標(biāo)上字母，然后從輸入級(jí)開(kāi)始, 逐級(jí)推導(dǎo)出齊個(gè)門(mén)的輸出函數(shù)；由邏輯表達(dá)式建立真值表。作真值表的方法是首先將 輸入信號(hào)的所有組合列表，然后將各組合代入輸出函數(shù)得到輸出信

4、號(hào)值；分析真值表, 判斷邏輯屯路的作用，說(shuō)出給定電路的基木功能。分析的目的或者是為了確定輸入變量 不同取值時(shí)功能是否滿(mǎn)足要求；或者是為了變換電路的機(jī)構(gòu)形式，例如將與或結(jié)構(gòu)變換 成與非-與非結(jié)構(gòu)等；或者是為了得到輸岀函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用屮、大規(guī)模 集成電路實(shí)現(xiàn)或者是為了在分析包括該電路的系統(tǒng)時(shí)，利用其功能的邏輯描述。分析一般包括四個(gè)步驟：組合邏輯電路邏輯表達(dá)式化簡(jiǎn)變換杲簡(jiǎn)表達(dá)式一真值表圖1分析步驟框架圖4分析舉例4. 1分析例題一個(gè)雙輸入端、雙輸出端的組合邏輯電路如下圖所示，分析該電路的功能。圖2組合邏輯電路解：(1)由邏輯圖寫(xiě)出邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)和變換:zi = abz2 = aj

5、bzy = babs 二 z2z3 二 z2 + z3=a-ab + b-ab=a仏+ &）+ 3點(diǎn)+萬(wàn)）=ab + ab = a c = t = ab（2）列寫(xiě)真值表如下：表1真值表輸入輸出absc0000011010101101(3)分析真值表可知，a,b都是0吋，s為0, c也為0；當(dāng)a,b有1個(gè)為1吋，s為1, c為0；當(dāng)a,b都是1時(shí)，s為0, c為1.這符合兩個(gè)1位二進(jìn)制數(shù)和加的原則，即a,b 為兩個(gè)加數(shù)，s是它們的和，c是向高位的進(jìn)位。這種電路可用于實(shí)現(xiàn)兩個(gè)1位二進(jìn)制 數(shù)的相加，實(shí)際上它是運(yùn)算器屮的基本單元電路，稱(chēng)為半加器。對(duì)于比較簡(jiǎn)單的組合邏輯電路，有時(shí)也可用畫(huà)波形圖的

6、方法進(jìn)行分析。為了避免出 錯(cuò)，通估是根據(jù)輸入波形，逐級(jí)畫(huà)出輸出波形，最后根據(jù)邏輯圖的輸出端與輸入端波形z間的關(guān)系確定功能。用畫(huà)波形圖的分析法對(duì)以上兩個(gè)例題的分析結(jié)果分別如圖所示。a ii4i1- £1 1r 111斗|c11_ 72 1z11；n rn m,_111c11圖3波形圖4. 2試分析如圖所小組合電路的邏輯功能。解：根據(jù)組合邏輯電路分析步驟：（1）圖4有四個(gè)輸入變量a、b、c、d, 一個(gè)輸出變量y；根據(jù)圖寫(xiě)出y的邏輯表達(dá)式。y=abcq（2）列出y與a、b、c、d關(guān)系的真值表，如表由于y的邏輯表達(dá)式不能再化簡(jiǎn)，表2真值表abcdy0000000011001010011001

7、001010100110001111100011001010100101111100011011111011111（3）根據(jù)真值表說(shuō)明組合電路功能。從表屮，我們可以看出，當(dāng)輸入變量a、b、c、d 中奇數(shù)個(gè)變量為邏輯1時(shí)，輸出變量y等于1,否則y輸出為0,所以圖中電路是輸入 奇數(shù)為1校驗(yàn)器。4.3某雷達(dá)站有3部雷達(dá)a、b、c,其中a和b功率消耗和等，c的消耗功率是a的兩 倍。這些雷達(dá)由兩臺(tái)發(fā)電機(jī)x、y供電，發(fā)電機(jī)x的最大輸岀功率等于雷達(dá)a的功率消 耗，發(fā)電機(jī)y的最大輸出功率是雷達(dá)a和c的功率消耗總和。要求設(shè)計(jì)一個(gè)組合邏輯電路，能夠根據(jù)各雷達(dá)的啟動(dòng)、關(guān)閉信號(hào)，以最省電的方式開(kāi)、停電機(jī)。解：根據(jù)組合

8、邏輯電路的設(shè)計(jì)步驟：（1）確定輸入變量個(gè)數(shù)為3個(gè)，輸出變量個(gè)數(shù)2個(gè)；（2）輸入變量為a、b、c,設(shè)定雷達(dá)啟動(dòng)狀態(tài)為邏輯1,雷達(dá)關(guān)閉為邏輯0；輸出變量 為x、y,設(shè)定電機(jī)開(kāi)狀態(tài)為邏輯1,關(guān)狀態(tài)為邏輯0；（3）根據(jù)輸入與輸出變量的邏輯關(guān)系，列真值表。圖5卡諾圖表3真值表abcxy0000000101010100110110010101011100111111（4）根據(jù)真值表，直接畫(huà)卡諾圖進(jìn)行化簡(jiǎn)?？ㄖZ圖如圖所示。（5）寫(xiě)出最簡(jiǎn)表達(dá)式x = abc abc + abcy = crab（6）根據(jù)最簡(jiǎn)表達(dá)式畫(huà);ii邏輯電路圖6如圖所示。組合邏輯屯路是由組合函數(shù)實(shí)現(xiàn)的，那么用來(lái)表示邏輯函數(shù)的幾種方法-真值

9、表、卡 洛圖、邏輯表達(dá)式及時(shí)間圖等，都可以用來(lái)表示組合電路的邏輯功能。圖6邏輯電路圖組合邏輯電路的設(shè)計(jì)，通常以電路簡(jiǎn)單，所用器件最少為目標(biāo)。在前面所介紹的用 代數(shù)法和卡洛圖法來(lái)化簡(jiǎn)函數(shù)，就是為了獲得最簡(jiǎn)的形式，以便能用最少的門(mén)電路來(lái)組 成邏輯電路。但是，由于在設(shè)計(jì)中普遍采用中、小規(guī)模集成電路（一片包括數(shù)個(gè)門(mén)至數(shù) 十個(gè)門(mén)）產(chǎn)品，因此應(yīng)根據(jù)具體情況，盡可能減少所用的器件數(shù)目的種類(lèi)，這樣可以使 組裝好的電路結(jié)構(gòu)緊湊，達(dá)到工作可靠而且經(jīng)濟(jì)的目的。組合邏輯電路按照邏輯功能特點(diǎn)不同劃分為加法器、比較器、編碼器、譯碼器、數(shù) 據(jù)選擇器和分配器、只讀存儲(chǔ)器等；按照使用基本開(kāi)關(guān)元件不同又有cmos、ttl等類(lèi)型;

10、 按照集成度不同又可分為ssi、msi、lsi、vlsi等。在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)吋，輸出端可能產(chǎn)生虛假信號(hào)，過(guò)渡干擾 脈沖的現(xiàn)象就叫做競(jìng)爭(zhēng)冒險(xiǎn)。如果負(fù)載是對(duì)脈沖信號(hào)十分敏感的電路，那么就應(yīng)采取措 施消除競(jìng)爭(zhēng)冒險(xiǎn)。任何一個(gè)門(mén)電路只要有兩個(gè)輸入信號(hào)用時(shí)向相反方向變化，其輸出端 就可能產(chǎn)生干擾脈沖。檢查一個(gè)組合電路屮是否存在競(jìng)爭(zhēng)冒險(xiǎn)，有多利|方法，其屮最直 觀的方法就是逐級(jí)列出電路的真值表，并找出那些門(mén)的輸入信號(hào)會(huì)產(chǎn)生競(jìng)爭(zhēng)（一個(gè)從0 變?yōu)?,而另一個(gè)同時(shí)從1變?yōu)?,然后判斷是否會(huì)在整個(gè)電路的輸出端產(chǎn)生干擾脈沖。 如果可能產(chǎn)生則有競(jìng)爭(zhēng)冒險(xiǎn)，否則就沒(méi)有）在有競(jìng)爭(zhēng)冒險(xiǎn)存在的情況下，而負(fù)載乂

11、是對(duì) 脈沖敏感的電路，那么就應(yīng)設(shè)法消除。消除競(jìng)爭(zhēng)冒險(xiǎn)的兒種方法：引入封鎖脈沖、弓i入 選通脈沖、接入濾波電容、修改邏輯設(shè)計(jì)，增加冗余項(xiàng)。在這四種方法屮前兩種方法比 較簡(jiǎn)單，而且不增加器件數(shù)目。但它們有一個(gè)共同的局限性，這就是必須找到一個(gè)封鎖 脈沖或選通脈沖，而11對(duì)這個(gè)脈沖的寬度和產(chǎn)生的時(shí)間是冇嚴(yán)格要求的。接入濾波電容 的方法同樣也具有簡(jiǎn)單易行的優(yōu)點(diǎn)，它的缺點(diǎn)是導(dǎo)致輸出波形的邊沿變壞，這在有些情 況下是不可取的。至于修改邏輯設(shè)計(jì)的方法，如果運(yùn)用得當(dāng)，有時(shí)可以收到最理想的結(jié) 果。5組合邏輯電路的vhdl描述及其仿真5. 1 3線(xiàn)-8線(xiàn)譯碼器的viidl描述library tree；use iee

12、e, std_l0gic_1164, all；entity decoder38 ispotr(a： in std_log1c_vector(2 downto 0)；y： out std_l0gic_vect0r(7 downto 0)；exd decoder 38；architecture one of decoder38 isbeginprocess (a)begincase a tswhen，000，=>y<=，00000001 ；whewool 二y二 00000010；when010二y二00000100； wiien011 二y二00001000；when"10

13、0二y二00010000；when"101二y二00100000"；whew110 二y二 01000000；when"111二y二10000000；when otliers=>null；exd case；exd process；end one；3線(xiàn)-8線(xiàn)譯碼器的仿真波形如圖所示圖7 3線(xiàn)-8線(xiàn)譯碼器的仿真波形5.2 8線(xiàn)-3線(xiàn)優(yōu)先編碼器的vhdl描述library ieee；use ieee,std logic 1164,all；entity encoder83 ispotr(d： tn std_logtc_vector(7 downto 0)；encod

14、e： out std_l0gic_vect0r(2 downto 0)；end encoder83；architecture one of cncodcr83 isbeginencode二11110101100011010001000when d(7)二'1' else when d(6)二'1' else when d(5)二'1' else when d(4)=，1' else when d(3)二1' else when d二'1' else when d 二'1' else when d(0

15、)=，1'；end one；8線(xiàn)-3線(xiàn)優(yōu)先編碼器的仿真波形如圖所示圖8 8線(xiàn)-3線(xiàn)優(yōu)先編碼器仿真波形5.3 4選1數(shù)據(jù)選擇器的vhdl描述library ieee；use ieee, std_l0gic_1164, all；entity mux41 isport (a, b, c, d： in std_logic；s： in std_logic_vector(1 dowxto 0)； z : out std_log1c)；exd mux41；architecture one of mux41 tsbeginprocess(s, a, b, c, d)begincase s iswhen

16、00二水二級(jí)whew01 二 >z< 二 b；wherioz，=>z<=c；when/，ir，=>z<=d；when others=>z<= x，；exd case；exd process；exd one；4選1數(shù)據(jù)選擇器的仿真波形如圖所示圖9 4選1數(shù)據(jù)選擇器的仿真波形6總結(jié)本篇是基于對(duì)數(shù)字電路小組合邏輯電路的特點(diǎn)及其功能，分析方法的認(rèn)識(shí)。首先組合 邏輯電路一般是由惹干個(gè)基本邏輯單元組合而成的，它的特點(diǎn)是不論任何時(shí)候，輸出信 號(hào)僅僅取決于當(dāng)吋的輸入信號(hào)，而與電路原來(lái)所處的狀態(tài)無(wú)關(guān)。它的基礎(chǔ)是邏輯代數(shù)和 門(mén)電路。顯而易見(jiàn)，符合這個(gè)特點(diǎn)的電路是非常多的，重要的問(wèn)題在于必須掌握組合 邏輯電路的特點(diǎn)、一些重要概念和分析、設(shè)計(jì)、設(shè)計(jì)的一般思路。在分析給定的組合邏 輯電路時(shí)，可以逐級(jí)地寫(xiě)出輸出的邏輯表達(dá)式，然后進(jìn)行化簡(jiǎn)，力求獲得一個(gè)最簡(jiǎn)單的 邏輯表達(dá)式，以使輸出與輸入之間的邏輯關(guān)系能一目了然。在組合邏輯電路的設(shè)計(jì)中值 得注意的是，在許多情況下，如果用中規(guī)模集成電路實(shí)現(xiàn)組合函數(shù)，則可以取得事半功 倍的效果。這里需要補(bǔ)充的就是在負(fù)載電路對(duì)脈沖信號(hào)敏感時(shí)，需檢查電路中是否存在 競(jìng)爭(zhēng)冒險(xiǎn)。如果發(fā)現(xiàn)有競(jìng)爭(zhēng)冒險(xiǎn)存在，則應(yīng)采取措施加以消除。如果負(fù)載電路只接受輸 出的直流電平信號(hào)，則這一步可以省略。