時序邏輯電路的分析和設計PPT課件

1、 時序邏輯電路：在任何時刻，邏輯電路的輸出狀態(tài)不僅取決于該時刻電路的輸入狀態(tài)，而且與電路原來的狀態(tài)有關。 7.1 概述 時序邏輯電路的一般結構框圖如圖。第1頁/共76頁圖7.1.1 時序邏輯電路的一般結構框圖組合邏輯電 路存 貯電 路x1 xiw1 wk z1 zjq1 ql 第2頁/共76頁信號間的邏輯關系可以用三個向量方程來表示。輸出方程： Z( tn ) = FX(tn),Q(tn)狀態(tài)方程： Q(tn+1) = GW(tn),Q(tn) 驅動方程： W( tn ) = HX(tn),Q(tn)式中tn和tn+1表示相鄰的兩個離散時間。 第3頁/共76頁7.2 基于觸發(fā)器時序電路的分析基

2、于觸發(fā)器時序電路的分析 時序邏輯電路中的基本單元是觸發(fā)器?；谟|發(fā)器時序邏輯電路的分析是時序邏輯電路分析的基礎。 分析方法同步時序電路的分析異步時序電路的分析第4頁/共76頁分析方法邏輯電路圖驅動方程輸出方程狀態(tài)方程邏輯功能狀態(tài)轉換表狀態(tài)轉換圖時序圖圖時序電路分析流程圖第5頁/共76頁同步時序電路的分析 例分析如圖所示時序電路的邏輯功能 圖例邏輯電路圖Q0Q1Q2CP&ZFF0FF1FF211T C1&1T C11T C1第6頁/共76頁(1)寫三個狀態(tài)方程驅動方程：01T 10TQ210TQQ100nnQQ111010nnnnnQQ QQ Q122102021nnnnnnnn

3、QQ Q QQ QQ Q狀態(tài)方程：輸出方程：210ZQ QQ第7頁/共76頁(2) 狀態(tài)轉換表、狀態(tài)轉換圖和時序圖 狀態(tài)轉換表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 112345678CP表7.2.1 例7.2.1狀態(tài)轉換表nnn210Q Q Qn+1n+1n+1210QQQ0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0第8頁/共76頁 狀態(tài)轉換圖000/0/0/0圖7.2.1 例7.2.1狀態(tài)轉換圖/1/0nnn210Q Q Q001010011111110101100/0/0/0X/Z第9頁/共76頁(3) 說明電路的

4、邏輯功能 同步8進制加法計數(shù)器 時序圖表7.2.1 例7.2.1時序圖CP0Q1Q2QZ第10頁/共76頁異步時序電路分析 例圖為一異步時序電路邏輯圖，試分析該電路的邏輯功能。 圖例邏輯電路圖Q0Q1Q2CP&FF0FF1FF211111J C11K1J C11K1J C11K第11頁/共76頁 (1) 寫方程式寫出觸發(fā)器驅動方程和時鐘方程J0= ， K0=1， CP0 = CPJ1= K1=1， CP1 = Q0J2= Q1Q0， K2=1， CP2 = CP 2Q.狀態(tài)方程 (CP0) (CP1) (CP2)n 1n11QQ2n+1nn00QQ Q2n 1nnn210QQ Q Q第

5、12頁/共76頁(2) 列出狀態(tài)轉換真值表、畫出狀態(tài)轉換圖和波形圖 狀態(tài)轉換真值表0 0 00 0 10 1 00 1 11 0 001234CP表7.2.3 例7.2.2狀態(tài)轉換表nnn210Q Q Qn+1n+1n+1210QQQ0 0 10 1 00 1 11 0 00 0 0210CP CP CP第13頁/共76頁000001010011100(a) 狀態(tài)轉換圖CPQ0Q1Q2(b) 工作波形圖畫波形圖 畫出狀態(tài)轉換圖第14頁/共76頁(3) 說明電路的邏輯功能 5進制異步計數(shù)器第15頁/共76頁7.3基于觸發(fā)器時序電路的設計設計步驟同步時序電路的設計異步時序電路的設計第16頁/共76

6、頁設計步驟 圖時序電路設計流程圖設計要求狀態(tài)轉換圖選觸發(fā)器狀態(tài)分配狀態(tài)轉換表狀態(tài)方程輸出方程驅動方程邏輯電路圖檢查自啟動第17頁/共76頁同步時序電路的設計例用下降沿觸發(fā)的JK觸發(fā)器設計同步8421碼的十進制加法計數(shù)器 根據(jù)設計要求，作出狀態(tài)轉換圖。 S0圖7.3.2 例7.3.1狀態(tài)轉換圖S1S2S3S4S5S6S7S8S9第18頁/共76頁 選擇觸發(fā)器的類型、個數(shù)以及進行狀態(tài)分配 選擇所用觸發(fā)器的類型和個數(shù) 題已指定JK觸發(fā)器。本例中，因為狀態(tài)數(shù)N=10，所以觸發(fā)器個數(shù)n = 4。 狀態(tài)分配 狀態(tài)分配采用8421 BCD碼。有S0 = 0000，S1 = 0001，S9 = 1001。10

7、101111六個狀態(tài)可作為任意項處理。第19頁/共76頁CP123456789100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0表例的狀態(tài)轉換表nnnn3210Q Q Q Qn+1n+1n+1n+13210QQQQ 列出狀態(tài)轉換表第20頁/共76頁(3) 求出3個向量方程 畫次態(tài)卡諾圖如圖所示00 01 11 1001X001X010XX01X

8、X0001111000 01 11 1000X011X000XX11XX0001111000 01 11 10圖7.3.3 例7.3.1次態(tài)卡諾圖10nnQ Q32nnQ Q11X100X000XX11XX0001111000 01 11 10n+10Q10nnQ Q32nnQ Q10nnQ Q32nnQ Q10nnQ Q00X100X001XX00XX0001111032nnQ Qn+11Qn+12Qn+13Q第21頁/共76頁122021210nnnnnnnnQQ QQ QQ Q Q 與JK觸發(fā)器特性方程比較可得FF2的驅動方程J3 = Q2Q1Q0 K3 = Q0J1 =Q3Q0 K1

9、= Q0J0 = 1， K0 =1210210nnnnnnQ QQQ Q Q210JQ Q20110KQQQ Q同理可得其它驅動方程第22頁/共76頁CP1J C11KRDQ01圖7.3.4例7.3.1邏輯邏輯電路圖FF0& 1J C11KRDFF1& 1J C1& 1KRD& 1J C11KRDQ1FF2Q2Q3dR(4) 由驅動方程畫出邏輯電路圖第23頁/共76頁圖例完整的狀態(tài)轉換圖Q3Q2Q1Q00000101011101011110111001111000100100011010001010110011110001001(5) 檢查電路的自起動能力 第2

10、4頁/共76頁例：用JK觸發(fā)器設計一串行序列檢測器，當檢測到110序列時，電路輸出為1。解： 1. 1. 畫出原始狀態(tài)轉換圖輸入序列X：0 1 1 0 0輸出相應Y： 0 0 0 1 0 狀 態(tài)： S0 S1 S2 S3 S0(1).確定原始狀態(tài)數(shù)及其意義第25頁/共76頁(2).(2).畫原始狀態(tài)圖0/01/01/00/11/01/00/0S0S1S2S30/0第26頁/共76頁2. 狀態(tài)簡化等價狀態(tài)可以合并為一個狀態(tài)。3. 狀態(tài)編碼000111S0S1S2選JK觸發(fā)器，n2；Q1Q0 - 兩個觸發(fā)器狀態(tài)。0/01/01/01/0S0S1S20/00/1第27頁/共76頁XQ1nQ0n0 0

11、0 10 11 100/001/000/011/000/111/04. 列出狀態(tài)轉換表第28頁/共76頁5. 求狀態(tài)方程和輸出方程作次態(tài)卡諾圖 00 01 11 1001XQn1 Qn0Q1n+1 00 01 11 1001XQn1 Qn0Q0n+1 00 01 11 1001XQn1 Qn0Y 0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 0 0 1 由次態(tài)卡諾圖求得11101nnnnQXQ QXQ1000nnnQXQXQn1YXQ第29頁/共76頁6. 求驅動方程對比狀態(tài)方程和特性方程可得101,nJXQKX00,JX KX7. 畫邏輯電路圖YX1JC11K1J C11KQ0

12、CPQ1&11第30頁/共76頁異步時序電路的設計例試設計異步3位二進制（8進制）加法計數(shù)器 解 根據(jù)設計要求，可列出態(tài)序表如表所示。CPQ2 Q1 Q001234567 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1表例的態(tài)序表第31頁/共76頁Q1T C1T C1T C1Q21CPQ0圖7.3.9異步八進制加法計數(shù)器(a) 電路圖第32頁/共76頁CPQ0Q1Q2圖異步八進制加法計數(shù)器(b) 波形圖第33頁/共76頁7.4集成計數(shù)計數(shù)器的功能：計數(shù)、分頻、定時等；計數(shù)器的分類按時鐘脈沖的輸入方式分類按計數(shù)器輸出碼的規(guī)律分類按計數(shù)容量

13、M分類模2n計數(shù)器非模2n計數(shù)器加法計數(shù)器減法計數(shù)器可逆計數(shù)器同步計數(shù)器異步計數(shù)器異步集成計數(shù)器同步集成計數(shù)器任意進制計數(shù)器的構成第34頁/共76頁異步集成計數(shù)器圖7.4.1 異步二進制計數(shù)器74293邏輯電路圖(a)Q1Q2Q3&CP01Q0CP1R01R02FF0FF1FF2FF31T C1RD1T C1RD1T C1RD1T C1RD第35頁/共76頁CP0CP1R01R02工作狀態(tài)XXXXXX1X0X010X0X置零FF0計數(shù)FF0計數(shù)FF1FF3計數(shù)FF1FF3計數(shù)表的功能表 當外CP僅送入CP0，由Q0輸出，電路為二進制計數(shù)器。 當外CP僅送入CP1，由Q3Q2Q1輸出，電

14、路為八進制計數(shù)器。 當外CP僅送入CP0，而CP1與Q0相連時，電路為16進制計數(shù)器。 Q0 Q1 Q2 Q3CP1CP0R01 R02 74293第36頁/共76頁同步集成計數(shù)器1. 同步二進制計數(shù)器74161CPCTT CTP工作狀態(tài)XXX01111X0111X XX X0 XX 01 1置零預制數(shù)保持保持計數(shù)CRLD表的功能表圖7.4.3 74161的符號圖 D0 D1 D2 D3 CTPCTT CP COLDCR 74161Q0 Q1 Q2 Q3第37頁/共76頁2. 同步計數(shù)器74163 74163為四位二進制加法計數(shù)器，其功能表和符號圖如表和圖所示。 D0 D1 D2 D3Q0 Q

15、1 Q2 Q3CTPCTT CPCOLDCR74163圖7.4.4 74163的符號圖CPCTP CTT工作狀態(tài)XX01111X0111X XX X0 11 01 1置零預制數(shù)保持保持計數(shù)CRLD表的功能表第38頁/共76頁3. 同步計數(shù)器74193CPUCPDCR工作狀態(tài)XX1XX11000X011零預制數(shù)加法計數(shù)減法計數(shù)LD表的功能表 74193是雙時鐘輸入四位二進制同步可逆計數(shù)器，其邏輯符號見圖7.4.5，功能見表7.4.5。CPU是加法計數(shù)時鐘信號，CPD是減法計數(shù)時鐘信號， 是清零信號， 是置數(shù)控制信號， 是加法進位信號， 為減法借位信號。 CRLDCOBO圖題7.4.5 74193

16、的符號圖CR LD D0 D1 D2 D3Q0 Q1 Q2 Q3BOCOCPUCPD74193第39頁/共76頁4. 多片集成計數(shù)器的級聯(lián)方法 前面介紹的各種集成計數(shù)器多是四位的，只能實現(xiàn)N16的計數(shù)，在實際應用中，經常會遇到多片集成計數(shù)器的級聯(lián)使用的情況。下面以74LS161為例，介紹計數(shù)器的級聯(lián)方法 。圖7.4.7 多片74161的級聯(lián)方法D4 D5 D6 D7D0 D1 D2 D3Q4 Q5 Q6 Q7Q0 Q1 Q2 Q31D0 D1 D2 D3Q0 Q1 Q2 Q3CTPCTT CPCOLDCRD0 D1 D2 D3Q0 Q1 Q2 Q3CTPCTT CPCPCOLDDRCOLDCR

17、第40頁/共76頁任意進制計數(shù)器構成 目前市售集成計數(shù)器產品，在計數(shù)體制方面，只做成應用較廣的十進制、十六進制、7位二進制、12位二進制、14位二進制等幾種產品。在需要其它任意進制計數(shù)器時，只能在現(xiàn)有中規(guī)模集成計數(shù)器基礎上，經過外電路的不同連接來實現(xiàn)。 現(xiàn)以M表示已有中規(guī)模集成計數(shù)器的進制(或模值)，以N表示待實現(xiàn)計數(shù)器的進制，介紹實現(xiàn)N進制計數(shù)器的方法。若MN，只需一片集成計數(shù)器，如果MN，則需多片集成計數(shù)器實現(xiàn)。 第41頁/共76頁1. 異步操作反饋清零法 例 用74LS293構成十進制計數(shù)器 寫出N進制計數(shù)器Sn狀態(tài)的二進制編碼 N = 10， Sn = 1010 求反饋邏輯 F = Q

18、3Q1 畫邏輯圖，如圖所示。Q0 Q1 Q2 Q3CP0CP1R01 R02 74293CPQ0 Q1 Q2 Q3圖7.4.8 74LS293構成十進制計數(shù)器(a)第42頁/共76頁 畫波形圖，如圖所示。圖構成十進制計數(shù)器CPQ0Q1Q2Q3(b)第43頁/共76頁2 異步操作反饋置數(shù)法 例 試用74LS193設計十進制加法計數(shù)器，設計數(shù)器的起始狀態(tài)為0011。 求Sn狀態(tài)的二進制編碼 Sn=S0+NB = 0011+1010 =1101求反饋邏輯 = = 畫邏輯圖如圖所示 LD1Q320QQ QCR LD D0 D1 D2 D3Q0 Q1 Q2 Q3BOCOCPUCPD7419301Q0 Q

19、1 Q2 Q3圖7.4.1 例7.4.4CP第44頁/共76頁2.同步操作在控制端加入有效的控制信號后，待CP有效沿到來時，使計數(shù)器清零或置數(shù)的這種控制方式為同步操作。 例 用74LS161和74163設計一個十進制加法計數(shù)器，要求初始狀態(tài)為0000 。 寫出N進制計數(shù)器Sn-1狀態(tài)的二進編碼 Sn-1= S0+N-1B=0000+1001=1001 求反饋邏輯 畫邏輯圖 30LDQ Q第45頁/共76頁 圖十進制加法計數(shù)器邏輯圖(a) 由74161構成 (b) 由74163構成 D0 D1 D2 D3 CTPCTT CP CO LD CR 74163Q0 Q1 Q2 Q3CP1Q0 Q1 Q

20、2 Q3(b) D0 D1 D2 D3 CTPCTT CP CO LD CR 74161Q0 Q1 Q2 Q3CP1Q0 Q1 Q2 Q3(a)第46頁/共76頁 在異步操作條件下，無論是異步清零法，還是異步置數(shù)法，均用Sn狀態(tài)反饋，且Sn狀態(tài)為瞬態(tài)；而在同步操作條件下，無論是同步清零法還是同步置數(shù)法，均用Sn-1狀態(tài)反饋，無瞬態(tài)，Sn-1為有效計數(shù)狀態(tài)。 同步操作和異步操作的比較圖7.4.13 同步操作波形圖8 9 10CPQ0Q1Q2Q3LD第47頁/共76頁 在圖中，反饋態(tài)Sn-1=1001與其它有效計數(shù)狀態(tài)一樣持續(xù)一個CP周期，故無瞬態(tài)。一般選用同步操作實現(xiàn)反饋控制構成的N進制計數(shù)器，

21、可靠性較高 有時為了簡化這類設計，常用進位輸出信號CO實現(xiàn)反饋置數(shù)。第48頁/共76頁解 求預置數(shù)S0 = 10-6BCD = 0100 畫邏輯圖如圖7.4.14。 例 試用74160的CO反饋，實現(xiàn)6進制計數(shù)器。圖7.4.14 例7.4.6圖011CR LD D0 D1 D2 D3CPQ0 Q1 Q2 Q3Q0 Q1 Q2 Q3CPCO由于預置數(shù)0100是計數(shù)循環(huán)中的最小數(shù)，這種設計方法也稱為置最小數(shù)法。第49頁/共76頁7.5 移位寄存器移位寄存器移位寄存器移位寄存器的應用第50頁/共76頁移位寄存器移位寄存器 74164是一個串行輸入、并行輸出的八位單向移位寄存器，電路符號見圖。邏輯功能

22、見表。 移位寄存器(Shift Register)除了有寄存數(shù)碼的功能，還具有將數(shù)碼移位的功能。在移位操作時，每來一個CP脈沖，寄存器里存放的數(shù)碼依次向左或向右移動一位。第51頁/共76頁CPD0=SASBQ0 Q1Q7 0 0 00 Q1=Q0Q7=Q61 Q1=Q0Q7=Q6CR011表功能表01Q7Q6Q5Q4Q3Q2Q1Q0CR CPSASB圖7.5.1 74164的符號圖第52頁/共76頁2. 四位雙向移位寄存器7419474194 四位雙向移位寄存器74194的電路符號和功能表如圖和表所示。圖7.5.2 74194的符號圖D3D2D1D0Q3Q2Q1Q0CR CPS0S1DSRDS

23、L表7.5.2 74194的功能表 S1 S0工作狀態(tài) 0 1 1 1 1 x x 0 0 0 1 1 0 1 1 置零 保持 右移 左移并行輸入CR第53頁/共76頁移位寄存器的應用 1.環(huán)形寄存器 將移位寄存器，例如74194最高位的輸出Q3直接反饋到串行數(shù)據(jù)輸入DSR，使寄存器工作在右移狀態(tài)，就可構成4位環(huán)形寄存器。如圖所示。循環(huán)的工作波形如圖所示，狀態(tài)轉換圖如圖所示。這四個狀態(tài)稱為有效狀態(tài)，其它12個狀態(tài)都是無效狀態(tài)，如圖 所示。電路不能夠自啟動，一般在啟動時，需要在S1端加置初態(tài)脈沖，如圖所示。第54頁/共76頁1000010000010010(c)1 2 3 4 5 6(b)CPQ

24、0Q1Q2Q3 圖位環(huán)形計數(shù)器(a) 邏輯電路圖 (b) 工作波形圖 (c) 有效循環(huán) (d) 無效循環(huán)000001011111101011000110100100111101111010110111(d)(a)CPS1S011 0 0 01D0 D1 D2 D3DSR CPCRQ0 Q1 Q2 Q3Q3 Q2 Q1 Q0第55頁/共76頁2. 扭環(huán)形計數(shù)器扭環(huán)形計數(shù)器 如果將移位寄存器74LS194的最高位輸出Q3取非后再反饋到串行數(shù)據(jù)輸入端DSR，如圖所示，就可構成4位扭環(huán)形寄存器它的8個有效循環(huán)的工作波形如圖所示，狀態(tài)轉換圖如圖所示。其余八個是無效循環(huán)，如圖所示。 顯然，n位扭環(huán)形寄存器

25、可以構成2n進制計數(shù)器。第56頁/共76頁0000100000010011(c)110011100111111110101101010010010110101100100101(d) 圖位扭環(huán)形計數(shù)器(a)邏輯電路圖 (b)工作波形圖 (c)有效循環(huán) (d)無效循環(huán)(b)CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9011S1S074194(a)CPDSR CPCRQ0 Q1 Q2 Q3Q3 Q2 Q1 Q0第57頁/共76頁7.6 基于基于MSI時序邏輯電路的分析時序邏輯電路的分析分析步驟分析舉例第58頁/共76頁分析步驟劃分功能塊邏輯電路圖分析各塊功能分析整體功能圖 功能塊邏輯電路

26、分析流程圖第59頁/共76頁分析舉例分析舉例 例分析圖所示電路的邏輯功能。設輸出邏輯變量R、Y、G分別為紅、黃和綠燈的控制信號，時鐘脈沖CP的周期為10s。圖例圖 CTPCTT &11 Y0Y1Y2Y3Y4Y5Y6Y7A0 A1 A2 S1S2S3&RYGCPD0D1D2D3Q0Q1Q2Q3OC74LS161 74LS138 74LS101CP第60頁/共76頁解 將電路按功能劃分成3個功能塊電路，計數(shù)器，譯碼器，門電路。 分析各功能塊電路的邏輯功能 電路是一片74LS161, 構成了一個8進制計數(shù)器。 電路是由一片3-8譯碼器構成的數(shù)據(jù)分配器。 3個門電路構成輸出譯碼電路。

27、分析總體邏輯功能在CP作用下，計數(shù)器循環(huán)計數(shù)，輸出信號R持續(xù)30S， Y 持續(xù)10s， G持續(xù)30s， Y持續(xù)10s，周而復始。第61頁/共76頁圖例電路圖和CR波形圖第62頁/共76頁解 將電路按功能劃分成3個功能塊電路，是比較器；II是門級組合電路；是雙向計數(shù)器。 分析各功能塊電路的邏輯功能 電路是4位二進制比較器。 電路II是時鐘輸入控制電路。 雙時鐘雙向計數(shù)器74193可以進行可逆計數(shù)。 分析邏輯電路的總體邏輯功能電路工作原理如下：設在CR作用下，計數(shù)器起始狀態(tài)為0000。 在每一個CP脈沖到來時，若YAB = 0，計數(shù)器加1；若DA DB ，則YA計 數(shù) 電 路CP J K延時電路&

28、amp; 譯 碼 電 路1fxfcRdQ44447777第64頁/共76頁(1)該電路已經是功能框圖。(2)分析各邏輯框的功能 。(3)分析總體邏輯功能分析結果：電路為簡易頻率計電路。各點的工作波形如圖所示。 CPfXfC圖7.6.5 圖7.6.3工作波形圖1St1QDR第65頁/共76頁7.7 基于基于MSI時序邏輯電路的設計時序邏輯電路的設計 時序邏輯電路功能塊設計流程的各步驟與第4章組合邏輯電路功能塊設計流程基本相同，不過可以使用的功能塊既有組合邏輯功能塊，也有時序邏輯功能塊時序脈沖發(fā)生電路一般時序電路的設計第66頁/共76頁 在設計時序邏輯電路時，經常碰到需要設計時序脈沖發(fā)生電路。它大

29、致可分為計數(shù)器型和移位寄存器型兩類。1. 計數(shù)器型脈沖順序分配器 在數(shù)字控制系統(tǒng)和計算機中，常需要一種按時間順序逐個出現(xiàn)的節(jié)拍(tact)控制脈沖，以協(xié)調各部分的工作。這種能產生節(jié)拍脈沖的電路稱為脈沖順序分配器(pulse sequence distributor)。時序脈沖發(fā)生電路第67頁/共76頁 例試用計數(shù)器和譯碼器設計一個能產生圖所示的脈沖順序分配器。圖7.7.1 例7.7.1工作波形圖 CPP0P1P2P71 2 3 4 5 6 7 8 9第68頁/共76頁解 把電路分成計數(shù)器和數(shù)據(jù)分配器，如圖； (a) CP 數(shù)據(jù)分配器3位二進制計數(shù)器CPQ0Q1Q2A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7P0P1P2P3P4P5P6P7圖7.7.2 計數(shù)器型脈沖順序分配器第69頁/共76頁 選擇適當?shù)募善骷O計各功能塊內部的電路； 畫出邏輯電路圖如圖所示 。(b) CP111 74LS16174LS138 CPD0D1D2D3CTP CTTQ0Q1Q2Q3OCA0A1A2S0S1S2Y0Y1Y2Y3Y4Y5Y6Y7P0P1P2P3P