第9章-信號完整性分析

1、2021-11-25清華大學(xué)出版社Page 1信號完整性概述信號完整性概述9.1信號完整性分析注意事項信號完整性分析注意事項9.2添加信號完整性模型9.3實例講解實例講解9.5信號完整性分析設(shè)定9.4小結(jié)小結(jié)9.69.1.1信號完整性的概念信號完整性的概念9.1.2 信號完整性的主要表現(xiàn)信號完整性的主要表現(xiàn)9.1.3 常見信號完整性問題及其解決方案常見信號完整性問題及其解決方案9.1.4 信號完整性分析器信號完整性分析器2021-11-25清華大學(xué)出版社Page 22021-11-25清華大學(xué)出版社Page 3信號完整性（信號完整性（Signal IntegritySignal Integri

2、ty，簡稱，簡稱SI SI）主要是指信號在信號線上傳輸?shù)馁|(zhì)量，是指信號在電路中能夠以正確的時序和電壓數(shù)值做出響應(yīng)的能力。當(dāng)信號能以要求的時序、持續(xù)時間和電壓幅度到達接受芯片的引腳時，就稱之為良好的信號完整性；反之，當(dāng)信號不能做出正確的響應(yīng)或信號質(zhì)量不能保證系統(tǒng)長期穩(wěn)定地工作時，就稱之為差的信號完整性。信號完整性主要表現(xiàn)：信號完整性主要表現(xiàn)：反射：反射：如果信號在傳輸過程中感受到阻抗的變化時，如果信號在傳輸過程中感受到阻抗的變化時，就會產(chǎn)生反射。就會產(chǎn)生反射。振鈴：振鈴：當(dāng)信號在驅(qū)動端和負載之間產(chǎn)生多次負反射時當(dāng)信號在驅(qū)動端和負載之間產(chǎn)生多次負反射時，就會產(chǎn)生振鈴。，就會產(chǎn)生振鈴。地彈：地彈：芯

3、片內(nèi)部地電平相對于電路板地電平的變化現(xiàn)芯片內(nèi)部地電平相對于電路板地電平的變化現(xiàn)象。象。竄擾：竄擾：由同一由同一PCB板上的兩條信號線與地平面引起的板上的兩條信號線與地平面引起的，故也稱為三線系統(tǒng)。，故也稱為三線系統(tǒng)。延遲延遲2021-11-25清華大學(xué)出版社Page 4 差的信號完整性并不是某一單一因素造成的，而是由板差的信號完整性并不是某一單一因素造成的，而是由板級設(shè)計中多種因素共同作用引起的。大致可以歸結(jié)為以級設(shè)計中多種因素共同作用引起的。大致可以歸結(jié)為以下幾個方面：下幾個方面：系統(tǒng)和器件頻率的上升；一般認為，當(dāng)系統(tǒng)和器件頻率系統(tǒng)和器件頻率的上升；一般認為，當(dāng)系統(tǒng)和器件頻率大于等于大于等于

4、50MHz50MHz時，信號完整性問題就會越來越突出。時，信號完整性問題就會越來越突出。元器件和元器件和PCBPCB的參數(shù)；的參數(shù)；元器件在元器件在PCBPCB上的布局；上的布局；高速信號的布線。高速信號的布線。2021-11-25清華大學(xué)出版社Page 52021-11-25清華大學(xué)出版社Page 6問題可能原因解決方法變更的解決方法過大的上沖終端阻抗不匹配終端短接使用上升時間緩慢的驅(qū)動源直流電壓電平不好線上負載過大交流負載替換直流負載使用能夠提供更大的驅(qū)動電流的驅(qū)動源過大的竄擾線間耦合過大使用上升時間緩慢的主動驅(qū)動電源在被動接收端端接，重新布線或檢查地平線傳輸時間過長 傳輸線距離過長，沒有

5、開關(guān)動作替換或重新布線，檢查串行端接使用阻抗匹配的驅(qū)動源，變更布線策略表9-1 信號完整性問題及解決方案2021-11-25清華大學(xué)出版社Page 7Protel DXP包含了一個高級信號完整性分析器，它能夠?qū)σ呀?jīng)步好的PCB進行精確地模擬分析。而測試網(wǎng)絡(luò)阻抗、降沿信號、升沿信號、信號斜率等設(shè)置與PCB的設(shè)計規(guī)則一樣。如果PCB上任何個設(shè)計要求有問題，該分析器都可以對PCB進行反射或者竄擾分析，以確定問題所在，因而實現(xiàn)了在制作PCB前，以最小的代價解決高速、高頻電路設(shè)計帶來的EMCEMI(電磁兼容電磁干擾)等問題。Protel DXP允許用戶在原理圖或PCB編輯器中實現(xiàn)布局前或布局后的信號完整

6、性分析，并且在圖形界面下給出反射和串?dāng)_的波形分析結(jié)果。2021-11-25清華大學(xué)出版社Page 8為了更好地進行信號完整性分析，設(shè)計者在電路板系統(tǒng)設(shè)計過程中，應(yīng)當(dāng)特別注意以下幾點： 1.將對噪聲敏感的元器件進行物理隔離；2.盡量使線路阻抗匹配以及對信號進行反射控制；3.采用獨立的電源及地電平層；4.PCB布線避免走直角；5.同一組信號線盡量保持在走線上等長；6.在高速電路設(shè)計中，相鄰的兩條信號線的間距應(yīng)符合3W規(guī)則，即間距為信號線寬度W的三倍；7.選擇容值足夠大、阻抗低的旁路電容，對電源進行退耦處理；8.將PCB板中的元器件進行合理布局。為了得到精確的分析結(jié)果，在進行信號完整性分析為了得到精

7、確的分析結(jié)果，在進行信號完整性分析前，需要注意以下幾點前，需要注意以下幾點: :設(shè)計文件設(shè)計文件集成電路集成電路電源網(wǎng)絡(luò)電源網(wǎng)絡(luò)設(shè)定激勵源設(shè)定激勵源層堆棧設(shè)置正確層堆棧設(shè)置正確每個元器件的信號完整性模型必須正確。每個元器件的信號完整性模型必須正確。2021-11-25清華大學(xué)出版社Page 9ProtelProtel DXP DXP提供了兩種添加信號完整性模型的方法：提供了兩種添加信號完整性模型的方法：通過通過【Model AssignmentsModel Assignments】（模型配置）對話框進行（模型配置）對話框進行添加，該方法是向設(shè)計中添加信號完整性模型最簡單添加，該方法是向設(shè)計中添

8、加信號完整性模型最簡單的方法；的方法；手動方式進行添加，該方法利用手動方式進行添加，該方法利用【元件屬性元件屬性】對話框?qū)υ捒騺硗瓿尚盘柾暾阅Ｐ偷奶砑?。來完成信號完整性模型的添加?021-11-25清華大學(xué)出版社Page 10【實例實例9-19-1】 利用利用【Model AssignmentsModel Assignments】（模型配置）（模型配置）對話框添加信號完整性模型。對話框添加信號完整性模型。 本實例要求對“C:Program Files Altium2004ExamplesReference Design4 Port Serial Interface4 Port Serial

9、Interface.PPJPCB”添加信號完整性模型。2021-11-25清華大學(xué)出版社Page 11在進行信號完整性分析之前，需要設(shè)定相關(guān)的信號完整性規(guī)則。Protel DXP主要包含了13條信號完整性分析規(guī)則，用于在檢測PCB設(shè)計中一些潛在的信號完整性問題。信號完整性規(guī)則的設(shè)置可以在PCB編輯環(huán)境或者原理圖編輯環(huán)境中完成。9.4.1 信號完整性規(guī)則設(shè)置信號完整性規(guī)則設(shè)置9.4.2信號完整性分析設(shè)定信號完整性分析設(shè)定2021-11-25清華大學(xué)出版社Page 12在在PCBPCB編輯環(huán)境下進行信號完整性規(guī)則的設(shè)置編輯環(huán)境下進行信號完整性規(guī)則的設(shè)置 在PCB編輯環(huán)境下，執(zhí)行菜單命令【設(shè)計】【規(guī)

10、則】，彈出【PCB規(guī)則和約束編輯器】對話框，并從該對話框中打開【Signal Intergity】選項，如圖9-13所示。在該【Signal Intergity】選項中用戶可以選擇設(shè)置信號完整分析所需要的規(guī)則。圖9-13 【PCB規(guī)則和約束編輯器】對話框2021-11-25清華大學(xué)出版社Page 13 在系統(tǒng)默認狀態(tài)下，信號完整性分析規(guī)則沒有定義。當(dāng)需要進行信號完整性分析時，可以將光標(biāo)移到【Signal Intergity】選項中的某一項上，單擊鼠標(biāo)右鍵，彈出快捷菜單，如圖9-14所示，選中【新建規(guī)則】命令，即可建立一個新的分析規(guī)則。然后雙擊建立的分析規(guī)則，即可進入規(guī)則設(shè)計對話框。圖9-14

11、快捷菜單1313條信號完整性分析規(guī)則：條信號完整性分析規(guī)則：1 1Signal StimulusSignal Stimulus（激勵信號）（激勵信號）激勵信號是在信號完整性分析中使用的激勵信號的特性。激勵信號是在信號完整性分析中使用的激勵信號的特性。2 2Overshoot-Falling EdgeOvershoot-Falling Edge（信號超調(diào)的下降邊沿）（信號超調(diào)的下降邊沿）信號超調(diào)的下降邊沿用于定義信號下降沿允許的最大超調(diào)值。信號超調(diào)的下降邊沿用于定義信號下降沿允許的最大超調(diào)值。3Overshoot-Rising Edge（信號超調(diào)的上升邊沿）（信號超調(diào)的上升邊沿）信號超調(diào)的上升邊

12、沿用于定義信號上升沿允許的最大超調(diào)值。信號超調(diào)的上升邊沿用于定義信號上升沿允許的最大超調(diào)值。4 4Undershoot-Falling EdgeUndershoot-Falling Edge（信號下沖的下降沿）（信號下沖的下降沿）信號下沖的下降沿用于定義信號下沖的最大下降值。信號下沖的下降沿用于定義信號下沖的最大下降值。5 5Undershoot-Rising EdgeUndershoot-Rising Edge（信號下沖的上升沿）（信號下沖的上升沿）信號下沖的上升沿用于定義信號下沖的最大上升值。信號下沖的上升沿用于定義信號下沖的最大上升值。2021-11-25清華大學(xué)出版社Page 146I

13、mpedance（最大最小阻抗）（最大最小阻抗）最大最大/ /最小阻抗用于定義所允許電阻的最大和最小值。最小阻抗用于定義所允許電阻的最大和最小值。7.Signal Top Value（高電平信號的最小電壓值）（高電平信號的最小電壓值）高電平信號的最小電壓值用于定義信號在高電平狀態(tài)所允許的最小電高電平信號的最小電壓值用于定義信號在高電平狀態(tài)所允許的最小電壓值。壓值。8Signal Basic Value（基值電壓的最大值）（基值電壓的最大值）基值電壓的最大值用于定義信號在低電平狀態(tài)所允許的最大電壓值?；惦妷旱淖畲笾涤糜诙x信號在低電平狀態(tài)所允許的最大電壓值。9Flight Time-Risin

14、g Edge（上升沿的最大延遲時間）（上升沿的最大延遲時間）上升沿的最大延遲時間用于定義信號上升沿的最大允許延遲時間。上升沿的最大延遲時間用于定義信號上升沿的最大允許延遲時間。2021-11-25清華大學(xué)出版社Page 1510. Flight Time-Falling Edge（下降沿的最大延遲時間）（下降沿的最大延遲時間）下降沿的最大延遲時間用于定義信號下降沿的最大允許延遲時間。下降沿的最大延遲時間用于定義信號下降沿的最大允許延遲時間。11. Slope-Rising Edge11. Slope-Rising Edge（上升沿斜率）（上升沿斜率）上升沿斜率用于定義上升沿從閾值電壓上升沿斜率

15、用于定義上升沿從閾值電壓VTVT到高電平到高電平VIHVIH的最大延遲的最大延遲時間。時間。12. Slope-Falling Edge12. Slope-Falling Edge（下降沿斜率）（下降沿斜率）下降沿斜率用于定義下降沿從閾值電壓下降沿斜率用于定義下降沿從閾值電壓VTVT到低電平到低電平VILVIL的最大延遲的最大延遲時間。時間。13. Supply Nets13. Supply Nets（電源網(wǎng)絡(luò)的電壓值）（電源網(wǎng)絡(luò)的電壓值）電源網(wǎng)絡(luò)的電壓值用于定義電源網(wǎng)絡(luò)的電壓值用于定義PCBPCB板上的供電網(wǎng)絡(luò)標(biāo)號。板上的供電網(wǎng)絡(luò)標(biāo)號。2021-11-25清華大學(xué)出版社Page 16在原理圖

16、編輯環(huán)境下進行信號完整性規(guī)則的設(shè)置在原理圖編輯環(huán)境下進行信號完整性規(guī)則的設(shè)置2021-11-25清華大學(xué)出版社Page 17【實例實例9-39-3】信號完整性規(guī)則信號完整性規(guī)則供電網(wǎng)絡(luò)的設(shè)置供電網(wǎng)絡(luò)的設(shè)置本例還是以“C：Program FilesAltium2004ExampleReference Designs4 Port Serial Interface4 Port Serial Interface.PRJPCB”為例，要求在原理圖編輯狀態(tài)下，設(shè)置信號完整性規(guī)則中供電網(wǎng)絡(luò)的設(shè)置。2021-11-25清華大學(xué)出版社Page 18在9.3節(jié)【實例9-1】中曾經(jīng)提到，在PCB編輯狀態(tài)下，執(zhí)行菜單

17、命令【工具】【信號完整性】時，如果有元器件沒有定義信號完整性分析模型的話，則會彈出【Errors or warnings found】（發(fā)現(xiàn)錯誤或警告）對話框，如圖9-4所示。當(dāng)沒有錯誤或警告存在時，或者單擊【Error or warnings found】對話框的 按鈕，系統(tǒng)會彈出【信號完整性設(shè)定選項】對話框，如圖9-39所示。2021-11-25清華大學(xué)出版社Page 19圖9-39 【信號完整性設(shè)定選項】對話框在該對話框中，用戶可以設(shè)置【導(dǎo)線阻抗】和【Average Track Length】（平均線長度）等參數(shù)。2021-11-25清華大學(xué)出版社Page 20設(shè)置完成后，單擊 按鈕，系

18、統(tǒng)彈出【信號完整性】對話框，如圖9-40所示。使用【信號完整性】對話框，用戶就可以對所設(shè)計的PCB進行仿真。圖9-40 【信號完整性】對話框2021-11-25清華大學(xué)出版社Page 21【實例實例9-49-4】 信號完整性分析實例信號完整性分析實例本例中，仍以PCB項目文件“C：Program FilesAltium2004ExampleReference Designs4 Port Serial Interface4 Port SerialInterface.PRJPCB”為例進行信號的完整性分析。2021-11-25清華大學(xué)出版社Page 22本章首先介紹了信號完整性的基本概念、本章首先介紹了信號完整性的基本概念、主要表現(xiàn)形式、常見信號完整性問題及其解決方主要表現(xiàn)形式、常見信號完整性問題及其解決方案以及信號完整性分析時的注意事項。信號具有