FPGA+STM32導(dǎo)航系統(tǒng)碩士畢業(yè)設(shè)計(jì)論文.doc

1、. 摘要無(wú)陀螺捷聯(lián)導(dǎo)慣性航導(dǎo)航系統(tǒng)（GFSINS）是指舍棄陀螺儀而直接把加速度計(jì)安裝在載體上，通過(guò)對(duì)加速度計(jì)輸出的比力信號(hào)進(jìn)行解算從而得到導(dǎo)航參數(shù)的慣性導(dǎo)航系統(tǒng)。捷聯(lián)慣導(dǎo)系統(tǒng)同平臺(tái)式慣導(dǎo)系統(tǒng)相比具有可靠性高、壽命長(zhǎng)、節(jié)省體積空間等優(yōu)點(diǎn)。無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)因?yàn)樯釛壛送勇輧x，與有陀螺的捷聯(lián)慣導(dǎo)系統(tǒng)相比具有低成本、低功耗、反應(yīng)速度快、動(dòng)態(tài)范圍大等優(yōu)點(diǎn)。隨著深亞微米技術(shù)的出現(xiàn)，現(xiàn)場(chǎng)可編程邏輯門(mén)陣列（FPGA）得到了迅猛發(fā)展，也使得可編程片上系統(tǒng)（SOPC）成為未來(lái)嵌入式系統(tǒng)設(shè)計(jì)技術(shù)發(fā)展的必然趨勢(shì)1。本論文根據(jù)以九加速度計(jì)為配置方案的無(wú)陀螺捷聯(lián)導(dǎo)航計(jì)算機(jī)的特點(diǎn)和應(yīng)用要求，提出了基于FPGA的無(wú)陀螺捷聯(lián)慣

2、性導(dǎo)航系統(tǒng)的硬件設(shè)計(jì)方案。系統(tǒng)主要包括數(shù)據(jù)采集模塊和數(shù)據(jù)解算模塊兩部分。數(shù)據(jù)采集模塊由STM32負(fù)責(zé)控制兩片AD7656將9個(gè)加速度計(jì)輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。數(shù)據(jù)解算模塊采用Altera公司的FPGA芯片，利用SOPC技術(shù)完成FPGA內(nèi)部硬件邏輯的構(gòu)建，核心算法由高性能32位Nios II處理器完成，實(shí)現(xiàn)了浮點(diǎn)運(yùn)算。最后完成了原理圖和PCB設(shè)計(jì)，研制了實(shí)驗(yàn)樣機(jī)，為無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的進(jìn)一步研究工作奠定了基礎(chǔ)。關(guān)鍵詞：GFSINS；導(dǎo)航計(jì)算機(jī)；FPGA；SOPC；STM32；雙口RAMAbstractGyroscope Free Strapdown Inertial Navigatio

3、n System(GFSINS) is a kind of Inertial Navigation System, accelerometers are derectly fixed in the carrier without using gyroscope. So acceleration is the exclusive in formation source, we can get all the navigation parameters by computing. Compared with The Platformtype Inertial Navigation System T

4、he Strapdown Inertial Navigation System is high reliability, longevity, small volume and so on. Compared with Strapdown Inertial Navigation System with gyroscope, GFSINS is low cost, low power, promote reaction, wide dynamic range and so on. With the emergence of submicron technology, FPGA chips hav

5、e become more and more popular, thus making the system on a programmable chip (SOPC) design the mainstream technique in embedded system design field.Take the features and application requirements of gyroscope free strapdown inertial navigation system with nine accelerometers into consideration, the

6、thesis put forward a hardware design scheme of gyroscope free strapdown inertial navigation computer based on FPGA. The system includes data acquisition module and data decoding module two parts. In the data acquisition module, two AD7656 chips will change the analog signals from nine accelerometers

7、 into digital signals controlled by STM32. In the data decoding module, the internal hardware logic of FPGA is constructed by SOPC technology. The key algorithm is accomplished by high-performance 32-bit processor Nios II, in which realized the floating point arithmetic. Finally, the principle chart

8、 and PCB design is finished, making a test model, laying the foundation for the further research work of GFSINS. Keywords：GFSINS；Navigation computer；FPGA；SOPC；STM32；DPRAM不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印*;目錄摘要IAbstractII第1章 緒論11.1 慣性導(dǎo)航系統(tǒng)簡(jiǎn)介11.1.1 慣性導(dǎo)航系統(tǒng)的分類(lèi)11.1.2 無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)31.2 導(dǎo)航計(jì)算機(jī)發(fā)展簡(jiǎn)介31.3 論文的意義和主要內(nèi)容4第2章 系統(tǒng)總體設(shè)計(jì)方案62

9、.1 無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理62.2 導(dǎo)航計(jì)算機(jī)的整體工作流程72.2.1 導(dǎo)航計(jì)算機(jī)的性能要求82.3 核心器件的選型82.3.1 加速度計(jì)選型82.3.2 A/D芯片選型102.3.3 雙口RAM IDT 7133132.3.4 微控制器選型152.3.5 FPGA選型162.4 本章小結(jié)17第3章 數(shù)據(jù)采集模塊183.1 加速度計(jì)硬件連接設(shè)計(jì)183.2 加速度計(jì)調(diào)理電路193.2.1 減法電路193.2.2 低通濾波電路203.3 AD7656管腳連接設(shè)計(jì)213.4 基于雙口RAM的雙CPU通訊電路243.5 采集系統(tǒng)的供電電源設(shè)計(jì)方案253.5.1 +5V到-5V電壓轉(zhuǎn)換電路26

10、3.5.2 +5V到-3.3V電壓轉(zhuǎn)換電路273.6 集成開(kāi)發(fā)環(huán)境介紹273.6.1 Real View MDK簡(jiǎn)介273.6.2 Vision IDE283.7 本章小結(jié)29第4章 數(shù)據(jù)解算模塊314.1 相關(guān)技術(shù)介紹314.1.1 Nios II簡(jiǎn)介314.1.2 SOPC技術(shù)324.1.3 Quartus II簡(jiǎn)介344.1.4 SOPC Builder簡(jiǎn)介364.2 FPGA內(nèi)部邏輯資源的設(shè)計(jì)過(guò)程374.3 Nios II 集成開(kāi)發(fā)環(huán)境（IDE）434.4 本章小結(jié)44第5章 導(dǎo)航計(jì)算機(jī)系統(tǒng)調(diào)試455.1 硬件調(diào)試455.2 軟件調(diào)試455.2.1 數(shù)據(jù)采集模軟件調(diào)試455.2.2 數(shù)

11、據(jù)解算模塊軟件調(diào)試485.3 測(cè)試過(guò)程中出現(xiàn)的問(wèn)題及解決的方法495.4 本章小結(jié)50結(jié)論51參考文獻(xiàn)52附錄53攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文54致謝55索引56個(gè)人簡(jiǎn)歷57千萬(wàn)不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。在目錄上點(diǎn)右鍵“更新域”，然后“更新整個(gè)目錄”。打印前，不要忘記把上面“Abstract”這一行后加一空行- IV -第1章 緒論1.1 慣性導(dǎo)航系統(tǒng)簡(jiǎn)介導(dǎo)航是指如何引導(dǎo)某載體從一個(gè)地方到另一個(gè)地方的技術(shù)或者方法，所以要想對(duì)載體成功的導(dǎo)航需要載體實(shí)時(shí)的導(dǎo)航參數(shù)，即位置、速度和姿態(tài)，載體包括車(chē)輛、導(dǎo)彈、飛機(jī)、宇宙飛行器、艦船、潛艇等。導(dǎo)航一般可以分為自主式導(dǎo)航和非自助式導(dǎo)航。慣性導(dǎo)航是

12、20世紀(jì)中期才發(fā)展起來(lái)的一門(mén)技術(shù)，是根據(jù)牛頓慣性定理，利用載體上的慣性敏感元件（陀螺儀、加速度計(jì)），測(cè)量載體相對(duì)慣性空間的線(xiàn)運(yùn)動(dòng)和角運(yùn)動(dòng)參數(shù)，在給定的初始條件下，輸出載體的姿態(tài)參數(shù)和導(dǎo)航定位參數(shù)2。慣性導(dǎo)航系統(tǒng)是自主式導(dǎo)航系統(tǒng)，不依賴(lài)外界信息，就可以獲得相應(yīng)的導(dǎo)航定位參數(shù)，而且也不向外輻射能量，因此隱蔽性比較好，廣泛的應(yīng)用于航天、航空和航海領(lǐng)域中3。慣性導(dǎo)航系統(tǒng)的特點(diǎn)：1 自主性強(qiáng)：慣性導(dǎo)航比較適合軍用對(duì)全天候和抗磁、電、光的能力的要求。慣性導(dǎo)航不像天文導(dǎo)航要觀測(cè)天體，也不同于無(wú)線(xiàn)電導(dǎo)航和衛(wèi)星導(dǎo)航需要地面臺(tái)站，慣性導(dǎo)航可以不依賴(lài)地面或天空的任何輔助設(shè)備而完成導(dǎo)航任務(wù)，適于全球?qū)Ш健? 提供導(dǎo)航

13、參數(shù)多：無(wú)線(xiàn)電和天文導(dǎo)航只能提供位置信息，多普勒和衛(wèi)星導(dǎo)航只能提供速度和位置信息。慣性導(dǎo)航有“中心信息源”之稱(chēng)，可以提供加速度、速度、姿態(tài)、航向和位置，全部的導(dǎo)航參數(shù)。所以慣性導(dǎo)航廣泛的應(yīng)用于航空、航天、航海領(lǐng)域，也會(huì)被用在大地測(cè)量、地質(zhì)勘探等方面的定位、測(cè)斜工作。1.1.1 慣性導(dǎo)航系統(tǒng)的分類(lèi)從結(jié)構(gòu)上區(qū)分，慣性導(dǎo)航系統(tǒng)主要分為平臺(tái)式慣性導(dǎo)航系統(tǒng)和捷聯(lián)式慣性導(dǎo)航系統(tǒng)兩大類(lèi)。平臺(tái)式慣性導(dǎo)航系統(tǒng)：將慣性元件陀螺儀和加速度計(jì)，通過(guò)萬(wàn)向支架角運(yùn)動(dòng)隔離系統(tǒng)與運(yùn)動(dòng)載物固聯(lián)的慣性導(dǎo)航系統(tǒng)。陀螺儀可以敏感到平臺(tái)的角運(yùn)動(dòng)，平臺(tái)通過(guò)穩(wěn)定回路可以跟蹤某一給定的坐標(biāo)系（如地理坐標(biāo)系），加速度計(jì)可以輸出某一軸向的比力信

14、息，經(jīng)過(guò)導(dǎo)航計(jì)算機(jī)的運(yùn)算可以提取出載體的加速度，進(jìn)而計(jì)算出載體的速度、位置等信息。慣性導(dǎo)航系統(tǒng)早期只有平臺(tái)式慣導(dǎo)系統(tǒng)，直到20世紀(jì)70年代，才出現(xiàn)了捷聯(lián)式慣性導(dǎo)航系統(tǒng)。圖1.1 平臺(tái)式慣性導(dǎo)航系統(tǒng)原理框圖捷聯(lián)式慣性導(dǎo)航系統(tǒng)：將陀螺儀和加速度計(jì)直接安裝在運(yùn)動(dòng)載體上，利用數(shù)學(xué)平臺(tái)對(duì)導(dǎo)航參數(shù)進(jìn)行計(jì)算的慣性導(dǎo)航系統(tǒng)。圖1.2 捷聯(lián)式慣性導(dǎo)航系統(tǒng)原理框圖捷聯(lián)式慣性導(dǎo)航系統(tǒng)因?yàn)槭∪チ藱C(jī)電式的導(dǎo)航平臺(tái)，從而使整個(gè)系統(tǒng)的體積、重量和成本大大的降低；慣性原件更加便于安裝和維護(hù)；加速度計(jì)可以給出載體軸向的線(xiàn)加速度和陀螺儀可以給出角速度。但是也不能說(shuō)捷聯(lián)式慣性導(dǎo)航系統(tǒng)就取代了平臺(tái)式慣性導(dǎo)航系統(tǒng)，平臺(tái)式慣性導(dǎo)航系統(tǒng)最

15、大的優(yōu)點(diǎn)就是精度高，高精度的導(dǎo)航系統(tǒng)，如艦船的導(dǎo)航仍然多采用平臺(tái)式慣性導(dǎo)航系統(tǒng)；捷聯(lián)式慣性導(dǎo)航系統(tǒng)多用于長(zhǎng)時(shí)間工作、對(duì)系統(tǒng)穩(wěn)定性要求比較高或者對(duì)導(dǎo)航系統(tǒng)體積有要求情況中，還有些時(shí)候一個(gè)載體上同時(shí)使用平臺(tái)式慣性導(dǎo)航系統(tǒng)和捷聯(lián)式慣性導(dǎo)航系統(tǒng)，以滿(mǎn)足特殊的工作環(huán)境和性能要求。1.1.2 無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)（GFSINS）就是指慣性原件只有加速度，舍棄陀螺儀，從加速度計(jì)測(cè)量的比力中解算出載體的角速度信息的系統(tǒng)4。通常情況下，慣性導(dǎo)航系統(tǒng)中都是采用陀螺儀測(cè)量載體的角速度信息，采用高性能陀螺儀可以獲得很高的導(dǎo)航精度，但是這需要很高的成本，而且當(dāng)載體具有很大的線(xiàn)加速度或者很大的角速度時(shí)，需

16、要陀螺承受很大的沖擊，而陀螺儀最大的弱點(diǎn)就是抗沖擊能力差。因此無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)相對(duì)于有陀螺的捷聯(lián)慣性導(dǎo)航系統(tǒng)具有動(dòng)態(tài)測(cè)量范圍大、可靠性高、成本低、使用壽命長(zhǎng)、啟動(dòng)時(shí)間短等優(yōu)點(diǎn)。利用加速度計(jì)代替陀螺儀實(shí)現(xiàn)角速度的測(cè)量思想是由國(guó)外最先論證的。如何采用加速度計(jì)測(cè)量角加速度的原理第一次被論述是Victor B.Corey在1962年提出來(lái)的，他還提出了一種加速度計(jì)簡(jiǎn)單的編排方案。舍棄陀螺而只采用加速度計(jì)測(cè)量載體角速度的想法是DiNapoli于1965年在他的碩士論文中提出的。同年，V.Krishna論述了通過(guò)安裝在以穩(wěn)定速度旋轉(zhuǎn)的圓盤(pán)上的線(xiàn)性加速度計(jì)測(cè)量載體角速度和線(xiàn)加速度方法的數(shù)學(xué)原理5。利用

17、線(xiàn)加速度計(jì)測(cè)量載體旋轉(zhuǎn)運(yùn)動(dòng)的想法在1967年被Alfred R.Schuler提出，他還提出了多種加速度計(jì)的配置方案。1975年，A.J.Padgaonkar等人提出了9加速度計(jì)的力學(xué)編排方案。1982年，Shmuel J.Merhav在總結(jié)了前幾個(gè)人的研究結(jié)果基礎(chǔ)上，研究出了借助于旋轉(zhuǎn)或振動(dòng)加速度計(jì)三元組組成無(wú)陀螺的慣性測(cè)量組件，并給出了如何從加速度計(jì)輸出的比力信息中解算出線(xiàn)加速度和角加速度的方法。1991年，MarceloC. Algrain認(rèn)為要想測(cè)量物體的線(xiàn)加速度和角加速度最少需要六個(gè)加速度計(jì)。1994年Jeng Heng Chen發(fā)表了一種新的使用六個(gè)加速度的無(wú)陀螺慣導(dǎo)設(shè)計(jì)方案。19

18、99年Lee在Chen的方案的基礎(chǔ)上有提出了使用六個(gè)加速度計(jì)測(cè)量物體旋轉(zhuǎn)運(yùn)動(dòng)的解法，并將卡爾曼濾波應(yīng)用在其導(dǎo)航系統(tǒng)中。2001年，Chin Woo給出了一個(gè)決定加速度計(jì)配置方式是否可行的充分條件。2002年，Lee又對(duì)其濾波算法進(jìn)行了改進(jìn)6。我國(guó)最早關(guān)于無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的文章是在1997年，如哈爾濱工程大學(xué)的馬澍田教授撰寫(xiě)的就加速度計(jì)無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)應(yīng)用于魚(yú)雷制導(dǎo)的研究報(bào)告。雖然無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)提出了很多年，但是由于早期的加速度計(jì)性能不夠好，因此一直沒(méi)有得到廣泛的重視，但隨著各種新型加速度計(jì)的出現(xiàn)，加速度計(jì)的精度也取得了迅猛的發(fā)展，目前加速度計(jì)的分辨率已經(jīng)達(dá)到了10g，斯坦福大學(xué)和耶

19、魯大學(xué)實(shí)驗(yàn)室制造的原子干涉加速度計(jì)分辨率已經(jīng)達(dá)到了10g，而且隨著技術(shù)的更新，加速度計(jì)的成本也越來(lái)越低7。所以無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)越來(lái)越受到國(guó)內(nèi)外專(zhuān)家的重視。1.2 導(dǎo)航計(jì)算機(jī)發(fā)展簡(jiǎn)介最初的導(dǎo)航計(jì)算機(jī)的設(shè)計(jì)方案是采用模擬電路搭建專(zhuān)用計(jì)算機(jī)，這種導(dǎo)航計(jì)算機(jī)的體積和功耗都比較大，處理能力也不是十分理想，只能用于一些平臺(tái)級(jí)的慣導(dǎo)系統(tǒng)解算導(dǎo)航參數(shù)。然而捷聯(lián)慣導(dǎo)系統(tǒng)因?yàn)樯釛壛宋锢砥脚_(tái)所以解算任務(wù)要更加龐大，尤其是無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)對(duì)導(dǎo)航計(jì)算機(jī)的計(jì)算能力要求更高。隨后很長(zhǎng)一段時(shí)間采用PC機(jī)及其體系結(jié)構(gòu)設(shè)計(jì)的計(jì)算機(jī)，雖然可以滿(mǎn)足對(duì)導(dǎo)航計(jì)算機(jī)的計(jì)算能力的要求，但是存在結(jié)構(gòu)復(fù)雜，體積和功耗大等缺點(diǎn)。后來(lái)出現(xiàn)了小型

20、的工業(yè)計(jì)算機(jī)，如PC/104，PC/104是采用X86架構(gòu)處理器在工業(yè)控制領(lǐng)域中的典型應(yīng)用，基于PC/104的導(dǎo)航計(jì)算機(jī)的電路設(shè)計(jì)相對(duì)比較簡(jiǎn)單，軟件開(kāi)發(fā)也比較便捷，相關(guān)應(yīng)用技術(shù)相對(duì)也比較成熟，從90年代至今被廣泛的應(yīng)用在導(dǎo)航計(jì)算機(jī)設(shè)計(jì)中14?；赑C/104的導(dǎo)航計(jì)算機(jī)雖然在體積和功耗方面有所改善，但還不夠理想，而且通常需要多層擴(kuò)展板來(lái)負(fù)責(zé)模擬信號(hào)的數(shù)據(jù)采集和接口通信等工作，形狀大小一旦確定很難修改，中斷響應(yīng)速度也不夠快，綜上可以看出，基于PC/104設(shè)計(jì)導(dǎo)航計(jì)算機(jī)的方案在微型飛行器的上的應(yīng)用就受到了很大的局限。近期導(dǎo)航計(jì)算機(jī)比較主流的設(shè)計(jì)方案是采用DSP+MCU/FPGA/CPLD的形式，優(yōu)

21、點(diǎn)是采用嵌入式技術(shù)減小了系統(tǒng)的體積和降低了功耗，數(shù)據(jù)的解算能力比較強(qiáng)，但是存儲(chǔ)器的擴(kuò)展及外圍接口的設(shè)計(jì)比較復(fù)雜，主處理器DSP和控制器（MCU/FPGA/CPLD）協(xié)調(diào)性不夠好，耦合不夠緊密8。還有一些設(shè)計(jì)是采用ARM或PowerPC核的處理器，優(yōu)點(diǎn)是比較擅長(zhǎng)數(shù)據(jù)交換和對(duì)外設(shè)的控制，但是對(duì)導(dǎo)航參數(shù)的解算能力不如DSP。本論文中所采取的方案是采用FPGA作為核心芯片，使用SOPC技術(shù)可以將導(dǎo)航計(jì)算機(jī)所需的Nios II處理器（Nios II軟核具有超過(guò)200DMIP的性能）、外圍接口設(shè)計(jì)、通信等功能集成在一片F(xiàn)PGA芯片內(nèi)部資源里，很大程度的降低了系統(tǒng)的體積和功耗，節(jié)省了設(shè)計(jì)成本，加快了設(shè)計(jì)周期

22、，而且出現(xiàn)問(wèn)題或者升級(jí)時(shí)可以對(duì)FPGA芯片進(jìn)行重新配置，還提高了系統(tǒng)的可靠性。采用雙CPU架構(gòu)，由ARM核32位微控制器STM32負(fù)責(zé)對(duì)加速度數(shù)據(jù)的采集工作，可以減輕Nios II處理器的工作量，節(jié)省主CPU資源，使其專(zhuān)門(mén)負(fù)責(zé)解算工作。1.3 論文的意義和主要內(nèi)容雖然無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的理論已經(jīng)提出了近幾十年，但是由于受到導(dǎo)航計(jì)算機(jī)發(fā)展及加速度計(jì)精度的約束，一直沒(méi)有受到廣泛的重視，目前仍處于理論研究階段，尚未投入到實(shí)際工程應(yīng)用中去。近年來(lái)隨著芯片制造工藝、嵌入式技術(shù)、數(shù)字信號(hào)處理技術(shù)以及加速度計(jì)精度的提高和發(fā)展，無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)越來(lái)越受到國(guó)內(nèi)外專(zhuān)家的重視，并且已經(jīng)取得了一定的研究成果，提出了

23、一些解算方法、加速度計(jì)力學(xué)編排方案及無(wú)陀螺導(dǎo)航計(jì)算機(jī)的設(shè)計(jì)方案，但仍然沒(méi)有實(shí)現(xiàn)可以工程應(yīng)用的產(chǎn)品。本論文在總結(jié)了導(dǎo)航計(jì)算機(jī)發(fā)展的需求及各方案的優(yōu)缺點(diǎn)后，提出了基于FPGA的導(dǎo)航計(jì)算機(jī)設(shè)計(jì)方案，并制造出工程樣機(jī)，為接下來(lái)完善并實(shí)用化打下基礎(chǔ)。本論文開(kāi)發(fā)的硬件平臺(tái)主要包括數(shù)據(jù)采集系統(tǒng)和數(shù)據(jù)處理系統(tǒng)兩部分。數(shù)據(jù)采集系統(tǒng)采用ST公司的基于ARM Cortex-M3內(nèi)核的STM32系列處理器作為核心芯片構(gòu)建采集系統(tǒng)，控制兩片A/D芯片AD7656將九路加速度計(jì)輸出的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并將數(shù)據(jù)緩存在雙口RAM IDT7133中。數(shù)據(jù)解算系統(tǒng)的硬件平臺(tái)使用Altera DE2開(kāi)發(fā)板，利用開(kāi)發(fā)板中主要資

24、源有CycloneII系列的FPGA、SDRAM、Flash等，采用SOPC技術(shù)將Altera NiosII處理器嵌入在FPGA內(nèi)部邏輯資源中，由NiosII處理器對(duì)九路加速度計(jì)輸出的比力信號(hào)解算，進(jìn)而得到所需的導(dǎo)航信息參數(shù)。論文總共分為四章，各章節(jié)的概要如下：第一章：緒論。介紹了無(wú)陀螺儀捷聯(lián)慣導(dǎo)系統(tǒng)的相關(guān)知識(shí)背景，闡述了導(dǎo)航計(jì)算機(jī)的發(fā)展概況，并分析了基于FPGA的導(dǎo)航計(jì)算機(jī)設(shè)計(jì)方案的優(yōu)勢(shì)及本論文的背景和意義。第二章：系統(tǒng)的總體設(shè)計(jì)方案。介紹了無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的工作原理，分析了無(wú)陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī)的實(shí)際應(yīng)用需求，介紹了導(dǎo)航計(jì)算機(jī)的總體結(jié)構(gòu)思想以及論文中主要芯片的選型分析。第三章：導(dǎo)航計(jì)算

25、機(jī)的數(shù)據(jù)采集模塊。介紹了導(dǎo)航計(jì)算機(jī)數(shù)據(jù)采集實(shí)現(xiàn)的具體方法和細(xì)節(jié)，并給出了主要設(shè)計(jì)部分的相關(guān)原理圖，最后還介紹了開(kāi)發(fā)過(guò)程中所用的的集成開(kāi)發(fā)環(huán)境以及如何使用。第四章：導(dǎo)航計(jì)算機(jī)的數(shù)據(jù)解算模塊。介紹了導(dǎo)航計(jì)算機(jī)數(shù)據(jù)解算模塊硬件部分的設(shè)計(jì)思路，詳細(xì)的描述了FPGA內(nèi)部邏輯資源的設(shè)計(jì)過(guò)程，最后介紹了Nios II的軟件開(kāi)發(fā)平臺(tái)Nios II IDE。第2章 系統(tǒng)總體設(shè)計(jì)方案2.1 無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理有陀螺的捷聯(lián)慣導(dǎo)系統(tǒng)一般安裝6個(gè)慣性敏感元件用于描述載體在空間的運(yùn)動(dòng)狀態(tài)，3個(gè)陀螺儀和3個(gè)加速度計(jì)，其中3個(gè)加速度計(jì)用于描述載體質(zhì)心的平動(dòng)，3個(gè)陀螺儀用于描述載體繞其質(zhì)心的轉(zhuǎn)動(dòng)。后來(lái)研究人員發(fā)現(xiàn)，當(dāng)

26、載體相對(duì)慣性坐標(biāo)系的牽連運(yùn)動(dòng)存在轉(zhuǎn)動(dòng)時(shí)，載體非質(zhì)心處質(zhì)點(diǎn)的加速度所測(cè)的比力信息中含有角速度信息，這樣就提出用3個(gè)加速度計(jì)代替3個(gè)陀螺儀，將這3個(gè)加速度計(jì)安裝在載體的非質(zhì)心處，便可以從這3個(gè)加速度計(jì)的比力信息中得到載體的角速度信息，這就是無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的理論基礎(chǔ)9。圖2.1無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的工作原理根據(jù)無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的基本原理可知，無(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)最少需要6個(gè)加速度計(jì)輸出的比力信息，再通過(guò)相應(yīng)的運(yùn)算處理，才可以得到載體導(dǎo)航需要的全部導(dǎo)航參數(shù)。但是目前應(yīng)用最多的是9個(gè)加速度計(jì)配置方案，因?yàn)?個(gè)加速度計(jì)的配置方案，在求解角速度信息的時(shí)候需要求解三元非線(xiàn)性微分方程，這給導(dǎo)航計(jì)算機(jī)的運(yùn)算帶來(lái)

27、了不小的麻煩。9個(gè)加速度計(jì)的配置方案通過(guò)合理的安裝加速度計(jì)，可以直接得到角加速度，和6個(gè)加速度計(jì)配置方案比減輕了導(dǎo)航計(jì)算機(jī)的運(yùn)算負(fù)擔(dān)，提高了運(yùn)算速度，而且增加了3個(gè)冗余信息，有了這3個(gè)冗余信息，就可以得到載體姿態(tài)角速度的部分誤差，通過(guò)補(bǔ)償能夠提高角速度解算的精度。圖2.2 本系統(tǒng)采用的9加速度計(jì)配置方式2.2 導(dǎo)航計(jì)算機(jī)的整體工作流程基于FPGA的導(dǎo)航計(jì)算機(jī)系統(tǒng)的工作流程如圖2.3 所示，慣性原件是9個(gè)加速度計(jì)傳感器，加速度計(jì)傳感器可以敏感其軸向的載體的加速度，并輸出連續(xù)的模擬電壓信號(hào)，導(dǎo)航計(jì)算機(jī)并不能識(shí)別模擬信號(hào)，所以模擬信號(hào)量要經(jīng)過(guò)A/D轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字信號(hào)量才能被導(dǎo)航計(jì)算機(jī)識(shí)別，為了提

28、高采樣的精度和去除高頻信號(hào)的干擾，模擬電壓信號(hào)首先要經(jīng)過(guò)由減法電路和低通濾波電路組成的調(diào)理電路對(duì)電壓信號(hào)進(jìn)行調(diào)理之后才分別送到兩片A/D轉(zhuǎn)換芯片中去進(jìn)行A/D轉(zhuǎn)換，由STM32微控制器的控制A/D芯片的轉(zhuǎn)換工作，并控制將采集后的數(shù)字電壓信號(hào)緩存到雙口RAM中，最后由內(nèi)嵌Nios II核處理器的FPGA芯片讀取RAM中的9路加速度計(jì)信息，進(jìn)行導(dǎo)航參數(shù)解算，F(xiàn)PGA完成導(dǎo)航參數(shù)解算后可以通過(guò)液晶屏或者顯示器顯示。 圖2.3導(dǎo)航計(jì)算機(jī)系統(tǒng)的工作流程2.2.1 導(dǎo)航計(jì)算機(jī)的性能要求隨著計(jì)算機(jī)產(chǎn)業(yè)的發(fā)展和普及，各行各業(yè)中已經(jīng)依賴(lài)著計(jì)算機(jī)幫助處理和計(jì)算相關(guān)事務(wù)，計(jì)算機(jī)的規(guī)模也從最開(kāi)始的巨型、大型、中型、小

29、型、逐漸的發(fā)展為微型。根據(jù)調(diào)查表明，目前嵌入式計(jì)算機(jī)的種類(lèi)和數(shù)量都遠(yuǎn)遠(yuǎn)超過(guò)了以往的通用型計(jì)算機(jī)。嵌入式技術(shù)是以某種特殊的應(yīng)用為核心，以計(jì)算機(jī)技術(shù)為基礎(chǔ)，軟、硬件可“裁減”，適應(yīng)對(duì)功能、實(shí)時(shí)性、可靠性、成本、功耗、安全性、體積、重量等方面因素而設(shè)計(jì)的專(zhuān)用計(jì)算機(jī)系統(tǒng)。因此，無(wú)陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī)實(shí)際上就是將嵌入式技術(shù)應(yīng)用到導(dǎo)航計(jì)算機(jī)的設(shè)計(jì)中來(lái)。無(wú)陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī)除了要滿(mǎn)足基本的功能要求外，要想達(dá)到工程實(shí)際應(yīng)用還必須達(dá)到以下性能要求：（1）實(shí)時(shí)性：導(dǎo)航計(jì)算機(jī)顧名思義是為航空航天或航海領(lǐng)域的導(dǎo)航設(shè)備，因此需要實(shí)時(shí)的提供高精度的導(dǎo)航參數(shù)，因此數(shù)據(jù)采集和解算的周期一般在幾毫秒，導(dǎo)航計(jì)算機(jī)的實(shí)時(shí)性影響導(dǎo)航計(jì)

30、算機(jī)的整體性能。（2）體積?。簩?dǎo)航計(jì)算機(jī)一般嵌入在載體中，如狹窄的機(jī)艙，所以它的體積和質(zhì)量有嚴(yán)格的要求，有時(shí)甚至對(duì)幾何形狀都有一定的規(guī)定。（3）功耗低：作為嵌入式設(shè)備，有些時(shí)候需要導(dǎo)航計(jì)算機(jī)長(zhǎng)期穩(wěn)定的工作，所以導(dǎo)航計(jì)算機(jī)的整體功耗不能太高，否則會(huì)影響使用壽命或穩(wěn)定性。2.3 核心器件的選型2.3.1 加速度計(jì)選型微機(jī)電系統(tǒng)（MEMS）技術(shù)起源于上世紀(jì)80年代末期，最早應(yīng)用于IC制造工藝，涉及電子、材料、機(jī)械、物理學(xué)等學(xué)科的綜合應(yīng)用技術(shù)。微機(jī)電系統(tǒng)一般包括微機(jī)械傳感器、微執(zhí)行器、控制電路、信號(hào)處理電路、通訊接口以及電源等部分組成。目前的加速度計(jì)多采用MEMS技術(shù)進(jìn)行設(shè)計(jì)和制造，MEMS加速度計(jì)具

31、有體積小、重量輕、功耗低等優(yōu)點(diǎn)。2.3.1.1 電容式硅微加速度計(jì)的結(jié)構(gòu)和工作原理加速度計(jì)包括敏感質(zhì)量塊m和慣性力F的測(cè)量元件。牛頓慣性定律可用數(shù)學(xué)公式描述為：F = ma。如圖2.4為單軸電容式硅微加速度計(jì)結(jié)構(gòu)示意圖，當(dāng)有加速度產(chǎn)生的時(shí)候，會(huì)有力作用在質(zhì)量快上，使質(zhì)量塊發(fā)生相對(duì)位移，質(zhì)量塊上的橫臂的移動(dòng)會(huì)改變電容極板間的距離，從而改變電容的大小，最后可以通過(guò)電路輸出敏感到的與加速度成比例的電壓值。圖2.4單軸電容式硅微加速度計(jì)結(jié)構(gòu)示意圖電容式硅微加速度計(jì)具有靈敏度高、噪聲低、漂移小、結(jié)構(gòu)簡(jiǎn)單、低功耗、寬動(dòng)態(tài)范圍等優(yōu)點(diǎn)，所以受到了廣泛的應(yīng)用。不同的應(yīng)用場(chǎng)合對(duì)加速度計(jì)精度的要求各不相同，其中導(dǎo)航

32、級(jí)應(yīng)用的要求最高，加速度計(jì)需要g（即10g）的分辨率，但目前考慮到價(jià)格和技術(shù)等因素的考慮，微機(jī)械加速度計(jì)還很難達(dá)到導(dǎo)航級(jí)的應(yīng)用。綜上考慮本論文使用的是SILICON DESIGNS公司的Model 1221。它是單軸的電容式微機(jī)械加速度計(jì)傳感器。其中1221L-002型有以下特點(diǎn)：量程：2g低噪聲：5g/分辨率：2000mV/g頻率響應(yīng)：0-400Hz內(nèi)部集成溫度傳感器4V的差分輸出或者0.5V到4.5V的單端輸出響應(yīng)直流或交流加速度完全校準(zhǔn)-55到+125工作環(huán)境電源：+5V直流電壓，8mA內(nèi)部集成傳感器和運(yùn)放底座封裝：LCC或J-Lead貼片式與Model 1210相兼容的管腳排列20個(gè)引

33、腳的功能介紹：AO和AON：加速度信號(hào)輸出端，均為電壓信號(hào)VDD：管腳9，11，14接+5V直流電源GND：管腳2，5，6，18，19接地DV：管腳4是偏轉(zhuǎn)電壓，通常懸空VR：管腳3 基準(zhǔn)電壓，接+5V2.5V：管腳17 基準(zhǔn)電壓，接+2.5VI：管腳8 溫度依賴(lài)電流源其他管腳無(wú)連接2.3.2 A/D芯片選型由于加速度計(jì)Model 1221采用差分輸出模式工作時(shí)零點(diǎn)漂移可以被抑制的很小，可以幫助提高采樣進(jìn)度，而且還可以提高分辨率，所以本系統(tǒng)中采用差分輸出，輸出的電壓信號(hào)經(jīng)過(guò)調(diào)理放大后加速度計(jì)的分辨率可增加至5000mV/g，此時(shí)電壓信號(hào)范圍放大至5V。根據(jù)本系統(tǒng)要求，加速度計(jì)的采樣精度要達(dá)到1

34、0g，由A/D轉(zhuǎn)換器轉(zhuǎn)換精度的計(jì)算公式：=，其中U為輸入加速度計(jì)的最大值，U為輸入加速度計(jì)信號(hào)的最小值，N為A/D轉(zhuǎn)換后的數(shù)字量的位數(shù)。經(jīng)計(jì)算可知N至少應(yīng)為14位。加速度計(jì)輸出信號(hào)的頻率為0400Hz，根據(jù)香農(nóng)定理，采樣頻率應(yīng)該大于800 Hz，所以決定將采樣周期設(shè)為1ms左右。由于需要對(duì)9路加速度計(jì)輸出的信號(hào)進(jìn)行并行同步A/D轉(zhuǎn)換，所以又需要A/D芯片有多路同步轉(zhuǎn)換的能力。綜上分析，本系統(tǒng)決定使用美國(guó)模擬器件公司發(fā)布的一款高性能ADC芯片AD7656（兩片）。AD7656采用iCMOS制造工藝，iCMOS制造工藝是將高電壓半導(dǎo)體工藝與亞微米CMOS和互補(bǔ)雙極型工藝相結(jié)合。采用iCMOS制造工

35、藝可使器件的性能顯著的提高，而且還能降低功耗和提高器件承受高電源電壓的能力。可以將模擬電路和數(shù)字電路集成在一個(gè)芯片內(nèi)部，提升芯片的性能并且降低成本和提升整體性能。AD7656是一款高性能、高分辨率、多通道、高轉(zhuǎn)換速率和低功耗的16位逐次逼近型ADC，單片可以同時(shí)對(duì)6通道進(jìn)行同步A/D轉(zhuǎn)換，因?yàn)楸緹o(wú)陀螺捷聯(lián)慣導(dǎo)系統(tǒng)采用9加速度計(jì)的配置方案，所以需要兩片AD7656，每個(gè)通道達(dá)250kSPS的采樣速率，最大采樣頻率高達(dá)8MHz。片內(nèi)含有2.5V基準(zhǔn)電源和基準(zhǔn)緩沖器，也可以采用外部基準(zhǔn)電源。AD7656的主要特性：（1）采用iCMOS知道工藝（2）獨(dú)立的的6通道逐次逼近型ADC（3）雙極性輸入（4）

36、硬/軟件可調(diào)輸入范圍：10V或5V（5）高速的數(shù)據(jù)吞吐率：250kSPS（6）串行輸出和高速的并行輸出兩種輸出方式AD7656主要功能引腳：REFCAPA，B，C：退藕電容連接引腳，通過(guò)電容接地。CONVST A , B , C：是轉(zhuǎn)換使能邏輯輸入，每對(duì)有其相關(guān)的CONVST信號(hào)，用于選擇成對(duì)轉(zhuǎn)換通道(A ,B ,C各對(duì)應(yīng)兩個(gè)模擬輸入通道) 。V1 V6：6個(gè)通道的模擬輸入端，模擬信號(hào)的變化范圍由RANG引腳決定。RANGE：模擬輸入范圍選擇。當(dāng)該引腳為高時(shí)，在BUSY引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是2倍的基準(zhǔn)電壓；當(dāng)該引腳為低時(shí)，在BUSY引腳電平下降沿的下一次轉(zhuǎn)換的輸入電壓范圍是

37、4倍的基準(zhǔn)電壓。DV：5 V的數(shù)字電源。數(shù)字電源和模擬電源必須保持電勢(shì)一致，兩者電勢(shì)差不能超過(guò)0.3 V。應(yīng)退耦接地，引腳接去耦電容。V：邏輯電源輸入，輸入電壓用于確定接口的運(yùn)行電壓，該引腳的電壓取決于內(nèi)部參考電壓，應(yīng)接去耦電容。AGND：模擬地，所有模擬輸入和外部參考信號(hào)都以此做參考。所有這11個(gè)AGND引腳都應(yīng)接地。DGND：數(shù)字地，數(shù)字電路部分的參考地。DGND和AGND之間電勢(shì)差不應(yīng)超過(guò)0.3VAV：模擬電源電壓，范圍 4. 5 V 到 5. 5 V。為ADC核供電，與DVCC之間電勢(shì)差不應(yīng)超過(guò)0.3V。：片選信號(hào)，低電平有效。：讀選通。/REF：寫(xiě)選通/基準(zhǔn)使能/非使能。BUSY：該

38、引腳從轉(zhuǎn)換開(kāi)始到完成一直保持高電平。REF IN/ REF ：片內(nèi)/片外基準(zhǔn)電源選擇。SER/：串口/并口選擇。DB0DB15：16位數(shù)據(jù)線(xiàn)RESET：復(fù)位信號(hào)。VDD：正電源端。VSS：負(fù)電源端。STBY：低電平時(shí)，芯片進(jìn)入空閑模式，可以降低功耗。/S SEL：硬件/軟件選擇控制引腳。當(dāng)SER/ 為低電平而/S SEL引腳為高電平時(shí)由軟件操作控制寄存器來(lái)控制采樣；當(dāng)SER/引腳和/S SEL都為低電平時(shí)，此時(shí)設(shè)置為硬件控制轉(zhuǎn)換的工作模式，即CONVST A , B , C引腳控制采樣。/B：字/字節(jié)輸出模式的選擇。圖2.3 AD7656功能框圖AD7656工作原理：AD7656是逐次逼近型轉(zhuǎn)

39、換器，主要包括1個(gè)A/D轉(zhuǎn)換器、1個(gè)逐次逼近寄存器、1個(gè)比較器、和1個(gè)邏輯控制單元轉(zhuǎn)換中的逐次逼近是按對(duì)分原理由控制邏輯電路完成7。轉(zhuǎn)換過(guò)程如下：?jiǎn)?dòng)轉(zhuǎn)換后，逐次逼近寄存器的其他位都被控制邏輯電路置0只有最高位被置1，逐次逼近寄存器的信號(hào)經(jīng)過(guò)A/D轉(zhuǎn)換后得到一個(gè)電壓值，將這個(gè)電壓值與輸入信號(hào)在比較器中進(jìn)行比較，如果輸入信號(hào)大于這個(gè)電壓值則轉(zhuǎn)換后的數(shù)字量得最高位為1否則為0，比較器的輸出會(huì)反饋到A/D轉(zhuǎn)換器，在進(jìn)行次高位比較之前會(huì)對(duì)A/D轉(zhuǎn)換器進(jìn)行修正，在邏輯控制電路的時(shí)鐘驅(qū)動(dòng)下，逐次逼近寄存器會(huì)由高位到低位一位一位的進(jìn)行比較和移位操作，直到比較結(jié)束，A/D轉(zhuǎn)換完成。2.3.3 雙口RAM ID

40、T 7133在雙CPU之間的通信常采用以下幾種方式：（1）串行通信：串行數(shù)據(jù)傳輸時(shí)，數(shù)據(jù)是一位一位的在通信線(xiàn)上傳輸?shù)?，這種方式傳輸設(shè)備相對(duì)簡(jiǎn)單，應(yīng)用也比較廣泛，但一般用于數(shù)據(jù)量較少、傳輸速率慢、實(shí)時(shí)性要求不高的場(chǎng)合。（2）并行通信：一般是利用微控制器的I/O口實(shí)現(xiàn)，但是占用比較多的管腳資源，還需要加緩沖器和鎖存器等，傳輸?shù)臄?shù)據(jù)量比較大的時(shí)候還會(huì)占用過(guò)多的CPU時(shí)間，影響整體的處理性能。（3）DMA通信：DMA傳輸方式不占用CPU資源，但是數(shù)據(jù)傳輸?shù)臅r(shí)候需要請(qǐng)求使用總線(xiàn)，當(dāng)出現(xiàn)與CPU同時(shí)訪(fǎng)問(wèn)存儲(chǔ)器的時(shí)候CPU不得不讓出總線(xiàn)，進(jìn)入等待狀態(tài)，此時(shí)就會(huì)影響CPU的整體的處理效率，而且有些CPU不支持

41、DMA功能。（4）共享式多端口存儲(chǔ)器實(shí)現(xiàn)：雙口RAM和FIFO（First In First Out）是常用的兩種多端口的存儲(chǔ)器，雙口RAM和FIFO因?yàn)榫哂袃山M地址線(xiàn)和兩組數(shù)據(jù)線(xiàn)，所以允許兩個(gè)CPU同時(shí)對(duì)它們?cè)L問(wèn)，這樣就大大提高了通信效率，對(duì)CPU的軟/硬件設(shè)置也沒(méi)有特殊的要求，比較適合異種CPU之間異步高速系統(tǒng)中。FIFO和雙口RAM之間的區(qū)別是FIFO存儲(chǔ)器必須遵循先進(jìn)先出原則，所以FIFO沒(méi)有外部讀寫(xiě)地址線(xiàn)，只能順序地寫(xiě)入數(shù)據(jù)和順序讀出數(shù)據(jù)，讀寫(xiě)地址的操作由內(nèi)部指針自動(dòng)加1完成。本系統(tǒng)中數(shù)據(jù)的解算工作需要一定的時(shí)間，而加速度計(jì)輸出的采集速率特別快，導(dǎo)航計(jì)算機(jī)比較重要的要求之一就是實(shí)時(shí)性

42、，每次進(jìn)行解算的一組數(shù)據(jù)一定是剛剛采集到的最新數(shù)據(jù)，如果使用FIFO存儲(chǔ)器做采集到的數(shù)據(jù)的緩沖存儲(chǔ)器，那么就會(huì)出現(xiàn)讀取不到最新數(shù)據(jù)的情況，比如：采集數(shù)據(jù)需要1個(gè)時(shí)刻，而解算過(guò)程需要三個(gè)時(shí)刻，在1時(shí)刻對(duì)采集到的第一組數(shù)據(jù)（0-1時(shí)刻采集的數(shù)據(jù)）進(jìn)行解算工作，則在4時(shí)刻進(jìn)行下一組數(shù)據(jù)的解算，理論上此時(shí)應(yīng)該對(duì)3-4時(shí)刻采集到數(shù)據(jù)進(jìn)行解算，但是這段時(shí)間實(shí)際上一共又采集了3組數(shù)據(jù)都被存儲(chǔ)在FIFO寄存器中，此時(shí)卻只能讀取到1-2這一時(shí)間所采集到的那組數(shù)據(jù)，而讀不到3-4時(shí)刻的數(shù)據(jù)。綜上，本系統(tǒng)采用雙口RAM方案實(shí)現(xiàn)STM32和FPGA之間的實(shí)時(shí)通信。又由于AD7656采集后的加速度數(shù)字量是16位的，所以

43、決定使用IDT公司推出的2k16位的DPRAM(Double Port RAM)IDT 7133，由于IDT 7133具有兩個(gè)操作端口，有兩組讀寫(xiě)控制線(xiàn)、11根地址線(xiàn)和16根數(shù)據(jù)線(xiàn)。兩側(cè)端口均可獨(dú)立的對(duì)IDT 7133內(nèi)部存儲(chǔ)單元進(jìn)行訪(fǎng)問(wèn)。為了避免兩側(cè)端口同時(shí)對(duì)同一存儲(chǔ)單元進(jìn)行訪(fǎng)問(wèn)，IDT 7133具有片內(nèi)仲裁邏輯，仲裁邏輯可以決定哪一側(cè)具有訪(fǎng)問(wèn)權(quán)。IDT 7133兩側(cè)還各有一個(gè)忙標(biāo)志BUSY引腳，可以解決訪(fǎng)問(wèn)沖突。雙口RAM IDT 7133有多種封裝形式，在這里使用的是100管腳的TQFP封裝。雙口RAM具有兩組相同的端口，分別加下標(biāo)L表示左側(cè)和R表示右側(cè)。圖2.4 IDT 7133管腳圖

44、主要功能引腳：I/O0I/O15：數(shù)據(jù)線(xiàn)，用來(lái)傳送數(shù)據(jù)。A0A10：地址線(xiàn)，用于對(duì)內(nèi)部的存儲(chǔ)單元尋址。：片選端口，低電平有效，低電平時(shí)芯片的控制邏輯和輸入緩沖區(qū)是工作狀態(tài)。高電平時(shí)，芯片是低功耗狀態(tài)。R/：高字節(jié)讀/寫(xiě)控制端，高電平時(shí)為讀數(shù)據(jù)狀態(tài)，低電平為寫(xiě)狀態(tài)。R/：低字節(jié)讀/寫(xiě)控制端，高電平時(shí)為讀數(shù)據(jù)狀態(tài)，低電平為寫(xiě)狀態(tài)。：輸出允許端口，低電平有效。：忙信號(hào)。2.3.4 微控制器選型圖3.6 STM32模塊結(jié)構(gòu)框圖AD7656和IDT 7133都沒(méi)有控制單元，需要微控制器對(duì)其工作進(jìn)行控制，以往設(shè)計(jì)采集模塊，多使用8位的單片機(jī)或者DSP等完成，8位的單片機(jī)雖然價(jià)格便宜、開(kāi)發(fā)方便，但是由于位數(shù)

45、低、接口過(guò)少、經(jīng)常遇到處理能力不夠、資源不夠用等情況，如果是使用16位或32位的高級(jí)單片機(jī)或者DSP，價(jià)格又相對(duì)比較高。所以本系統(tǒng)采用目前市場(chǎng)上最流行的基于ARM公司Cortex-M3內(nèi)核的準(zhǔn)32位微控制STM32，基于Cortex-M3內(nèi)核的STM32微控制器與其他微控制器相比性能更加優(yōu)越，在相同主頻下能處理更多的任務(wù)；功耗低，是便攜式設(shè)備的首選；實(shí)時(shí)性好；代碼密度得到了很大的改善；使用更方便，32位處理器，更簡(jiǎn)單的編程模型和更便捷的調(diào)試系統(tǒng)；成本更低廉，低端的Cortex-M3內(nèi)核微控制器甚至不到1美元；免費(fèi)便捷的開(kāi)發(fā)工具。本系統(tǒng)中采用STM32系列中的增強(qiáng)型STM32F103，封裝采用T

46、QFP100，最高工作頻率為72MHZ，內(nèi)置高速存儲(chǔ)器（高達(dá)512K字節(jié)的閃存和64K字節(jié)的SRAM），豐富的增強(qiáng)I/O端口和聯(lián)接到兩條APB總線(xiàn)的外設(shè)，還包含3個(gè)12位的ADC，4個(gè)通用16位定時(shí)器和2個(gè)PWM定時(shí)器，還包括標(biāo)準(zhǔn)和先進(jìn)的通信接口：多達(dá)2個(gè)IC、3個(gè)SPI、2個(gè)IS、1個(gè)SDIO、5個(gè)USART、1個(gè)USB和1個(gè)CAN。2.3.5 FPGA選型FPGA(Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程門(mén)陣列，是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件，它是在PAL、GAL、EPLD等邏輯器件的基礎(chǔ)上發(fā)展起來(lái)的6。FPGA器件及其系統(tǒng)是開(kāi)發(fā)大規(guī)模數(shù)字

47、集成電路的最新技術(shù)。數(shù)字集成電路的發(fā)展經(jīng)過(guò)了早期的電子管、晶體管、中小型規(guī)模集成電路、超大規(guī)模集成電路（VLSIC）、專(zhuān)用集成電路（ASIC）、可編程邏輯器件（FPGA/CPLD）。其中可編程邏輯器件具有更高的集成度、體積小、開(kāi)發(fā)周期短、保密性好、性能高、設(shè)計(jì)靈活（可重復(fù)修改）、通用性好等優(yōu)點(diǎn)。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸入/輸出模塊IOB(Input Output Block)和內(nèi)部連線(xiàn)(Interconnect)三個(gè)部分7。FPGA內(nèi)部包含許多基本的可

48、編程邏輯單元，用戶(hù)用軟件設(shè)計(jì)就可以實(shí)現(xiàn)將基本邏輯單元以不同的方式連接起來(lái)實(shí)現(xiàn)定制的功能和應(yīng)用，與ASIC相比不僅僅降低了開(kāi)發(fā)成本，而且增加了靈活性。Altera公司生產(chǎn)的FPGA結(jié)構(gòu)是基于SRAM的，每次工作前需要從芯片外部的存儲(chǔ)器（如EPROM）加載配置的數(shù)據(jù)，上電時(shí)FPGA芯片內(nèi)部RAM讀取EPROM數(shù)據(jù)，配置完成后FPGA進(jìn)入工作狀態(tài)，掉電后FPGA內(nèi)部不保存數(shù)據(jù)，下一次工作之前需要重新配置。而且用戶(hù)可以控制配置數(shù)據(jù)的加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，所以FPGA被稱(chēng)作現(xiàn)場(chǎng)可編程門(mén)陣列。FPGA有四種配置模式：串行模式是使用串行PROM對(duì)FPGA編程；并行主模式是使用一片F(xiàn)PGA和一片

49、EPROM的工作方式；主從模式可以用一片PROM編程多片F(xiàn)PGA；外設(shè)模式是將FPGA作為MCU的外設(shè)，由MCU對(duì)其編程8。FPGA的主要特點(diǎn)：（1）采用FPGA設(shè)計(jì)ASIC電路，用戶(hù)不需要投片生產(chǎn)，就能得到可用的芯片。（2）FPGA可做其它全定制或半定制ASIC電路的中的試樣片。（3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳資源。（4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。（5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。本系統(tǒng)中需要在FPGA中嵌入一個(gè)Nios II/f型處理器（1400-1800個(gè)邏輯單元），一個(gè)鎖相環(huán)（200多

50、個(gè)邏輯單元），再加上一些I/O等，一共需要不到3000個(gè)邏輯單元。而DE2開(kāi)發(fā)板上所用的FPGA是Cyclone II 2C35具有33216個(gè)邏輯單元，足夠本系統(tǒng)FPGA開(kāi)發(fā)部分使用。Cyclone II 2C35 FPGA 采用全銅層、低K值、1.2伏SRAM工藝設(shè)計(jì)，裸片尺寸盡可能最小優(yōu)化。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，具有33216個(gè)邏輯單元，具有一整套最佳的功能，包括嵌入式1818乘法器、專(zhuān)用外部存儲(chǔ)器接口電路、4Kbit嵌入式存儲(chǔ)器塊、鎖相環(huán)和高速差分I/O能力。Cyclone II 2C35 FPGA內(nèi)部資源： 33216 邏輯單元 105個(gè) M4K

51、 RAM塊 35個(gè)嵌入式1818乘法器 4個(gè)同步邏輯器 475個(gè)I/O口 205個(gè)差分通道 672腳BGA封裝2.4 本章小結(jié)本章以無(wú)陀螺捷聯(lián)慣導(dǎo)計(jì)算機(jī)系統(tǒng)為背景，首先闡述了無(wú)陀螺捷聯(lián)慣性導(dǎo)航系統(tǒng)的工作原理，介紹了本系統(tǒng)采用的9加速度計(jì)的配置方案，接下來(lái)簡(jiǎn)要地介紹了本導(dǎo)航計(jì)算機(jī)系統(tǒng)的的整體工作流程，還對(duì)導(dǎo)航計(jì)算機(jī)的性能需求進(jìn)行了進(jìn)一步的分析，最后對(duì)導(dǎo)航計(jì)算機(jī)硬件系統(tǒng)中所用到的核心器件的選型進(jìn)行了詳細(xì)的分析。第3章 數(shù)據(jù)采集模塊從結(jié)構(gòu)來(lái)講無(wú)陀螺捷聯(lián)導(dǎo)航計(jì)算機(jī)主要分為數(shù)據(jù)采集模塊和數(shù)據(jù)解算模塊兩大部分。其中數(shù)據(jù)采集模塊的主要任務(wù)是將9路加速度計(jì)輸出的模擬電壓信號(hào)進(jìn)行同步A/D采樣；數(shù)據(jù)解算模塊是完

52、成對(duì)這9個(gè)加速度計(jì)輸出的載體的9個(gè)比力信息的解算工作，從而得到導(dǎo)航所需的各個(gè)導(dǎo)航參數(shù)，位置、姿態(tài)、加速度、速度、角加速度、角速度等。在本無(wú)陀螺捷聯(lián)導(dǎo)航系統(tǒng)中，慣性傳感器是9個(gè)MEMS加速度計(jì)傳感器，輸出的信號(hào)是模擬電壓信號(hào)，而導(dǎo)航計(jì)算機(jī)只能識(shí)別數(shù)字信號(hào)，所以需要先用A/D芯片將模擬量轉(zhuǎn)換成數(shù)字量，雖然采集模塊中的微控制器STM32內(nèi)部資源中有AD，但是精度還相對(duì)偏低只有12位且不能對(duì)多個(gè)通道進(jìn)行同步采樣，無(wú)法滿(mǎn)足系統(tǒng)精度和實(shí)時(shí)性需要，根據(jù)通道數(shù)、數(shù)據(jù)分辨率和采樣速度的要求，所以使用STM32系列處理器控制兩片高性能、低功耗的6通道16位的AD7656芯片，可同時(shí)對(duì)九路加速度計(jì)進(jìn)行輸出數(shù)據(jù)的采集

53、工作，最后通過(guò)雙口RAM實(shí)現(xiàn)與FPGA之間的雙CPU雙向?qū)崟r(shí)通信。本采集模塊具有采樣精度高、功耗低、可靠性高、性?xún)r(jià)比高、便于攜帶及實(shí)時(shí)性好等特點(diǎn)。3.1 加速度計(jì)硬件連接設(shè)計(jì)Model 1221-002型加速度計(jì)傳感器的輸出有兩種形式：0.5V至4.5V的單端輸出和4V的差分輸出。兩種輸出形式對(duì)應(yīng)的加速度量程都是-2g+2g，分辨率都是2000mV/g。加速度計(jì)有兩個(gè)輸出端口AON和AOP。AON的輸出范圍為4.5V0.5V，對(duì)應(yīng)的加速度量程雖然是-2g+2g，輸出的是加速度計(jì)的反向加速度。AOP的輸出范圍是0.5V 4.5V，對(duì)應(yīng)的加速度計(jì)量程是-2g+2g，輸出的是正向加速度。圖3.1加速

54、度計(jì)輸出信號(hào)和加速度值之間的關(guān)系 由于Model 1221-002型加速度計(jì)采用差分輸出時(shí)具有零點(diǎn)漂移小，分辨率高等優(yōu)點(diǎn)，所以本系統(tǒng)中加速度計(jì)采用差分輸出連接方式。如圖3.2為加速度計(jì)的硬件連接原理圖。圖3.2加速度計(jì)典型差分輸出硬件連接原理圖3.2 加速度計(jì)調(diào)理電路考慮到要使加速度計(jì)輸出的電壓信號(hào)范圍與AD7656輸入電壓信號(hào)范圍的匹配以及濾除高頻噪聲信號(hào)的需要，所以在A/D轉(zhuǎn)換前要先使加速度計(jì)輸出的信號(hào)經(jīng)過(guò)調(diào)理電路。調(diào)理電路由兩部分組成，減法電路和低通濾波電路。3.2.1 減法電路圖3.3典型減法電路根據(jù)減法電路功能可知：VAO=(VAOP-VAON)，由于AD7656的輸入范圍可設(shè)為5V

55、或10V，本系統(tǒng)設(shè)置為5V輸入范圍，而加速度計(jì)的差分輸出范圍為4V，所以此處需使用合適的電阻使得Rf/R1=1.25，即可使VAO的輸出信號(hào)范圍放大至5V，其所對(duì)應(yīng)的加速度值不變?nèi)詾?g，所以分辨率增加至2500mV/g。圖3.4經(jīng)過(guò)減法電路后加速度計(jì)輸出信號(hào)和加速度值之間的關(guān)系3.2.2 低通濾波電路Model 1221-002型加速度計(jì)輸出信號(hào)頻率為0400Hz，干擾信號(hào)多為高頻信號(hào)，因此高于400Hz的信號(hào)需要濾除。濾波器可分為有源濾波和無(wú)源濾波兩種，無(wú)源濾波的優(yōu)點(diǎn)是成本低、運(yùn)行穩(wěn)定、容量大、技術(shù)也比較成熟，但是對(duì)諧波的濾除效果不如有緣濾波，反應(yīng)速度也不如有緣濾波，除此之外有緣濾波還可以

56、動(dòng)態(tài)補(bǔ)償無(wú)功功率。因此本系統(tǒng)采用有緣濾波電路進(jìn)行低通濾波。有源濾波電路中以巴特沃斯濾波電路最為常用也最為簡(jiǎn)單，由于一階濾波電路頻率響應(yīng)不夠理想，所以本系統(tǒng)中采用巴特沃斯二階低通濾波電路。典型的巴特沃斯二階低通濾波電路如圖3.5所示。電壓信號(hào)通過(guò)巴特沃思二階低通濾波電路電壓會(huì)被放大1+倍，但是本系統(tǒng)中電壓信號(hào)已經(jīng)不需要被放大，所以將電路調(diào)整為圖3.6所示，相當(dāng)于取R4阻值為0，R3阻值為無(wú)窮大，這樣放大倍數(shù)就為1。為了使得濾波電路幅頻響應(yīng)比較平坦，通常取R1和R2阻值相同，C=2C，此時(shí)如果我們?nèi)=0.01，C則取0.02，由于濾波電路的截止頻率，截止頻率，計(jì)算得出R= R=28153。圖3.

57、5 巴特沃斯二階低通濾波電路圖3.6 本系統(tǒng)中的低通濾波電路3.3 AD7656管腳連接設(shè)計(jì)AD7656的工作是由微控制器STM32控制的，所以首先將AD7656的V管腳接在與微控制器STM32工作電源相同的3.3V上，V管腳是邏輯電源輸入，輸入電壓用于確定接口的運(yùn)行電壓，因此AD7656的各個(gè)管腳的邏輯電平就和微控制器STM32的I/O的邏輯電平一致，可以直接連接在一起，無(wú)需電平轉(zhuǎn)換。在設(shè)計(jì)AD7656芯片的管腳連接前要先確定AD7656芯片在采集模塊中的工作模式。AD7656有串行接口和高速的并行接口兩種工作模式。本系統(tǒng)中采用高速的并行接口工作模式，將SER/管腳設(shè)為低電平即可選擇并行接口工作模式。并行接口模式下可以在字（16位）的模式下進(jìn)行數(shù)據(jù)操作，也可以在字節(jié)的模式下進(jìn)行數(shù)據(jù)操作，本采集模塊里就是采用字模式下的數(shù)據(jù)操作，將/B置低電平。CONVST A，B，C分別對(duì)應(yīng)兩路模擬輸入通道的轉(zhuǎn)換使能，因?yàn)樾枰獙?duì)9路加速度計(jì)進(jìn)行同時(shí)采集，所以?xún)善珹D7656的CONVST X都使其高電平，而且每片的CONVST