第二章SRAM工作原理和性能指標

1、第二章SRAM工作原理和性能指標2.1.SRAM基本結構性存儲器。SRAM電路結構與操作和一般的RAM類似,輸入輸出電路和時用控制電路五大部分組成。SRAM即靜態(tài)隨機存儲器，大多是由CMOS管組成的揮發(fā)性靜態(tài)存儲器。在掉 電后存儲器中所存數據就會丟失。顧名思義，隨機靜態(tài)存儲器可以對任何地址進 行讀寫操作，通過鎖存器的原理對數據進行保存，在無操作狀況下，鎖存器處于 穩(wěn)態(tài)，保持數據穩(wěn)定，不用進行周期性的電荷刷新。SRAM由基本單元構成的陣 列以及外圍電路構成，其中陣列的劃分和外圍電路的優(yōu)劣對整個SRAM的性能有 很大的影響。靜態(tài)隨機存取存儲器（簡稱為靜態(tài)存儲器或SRAM）是隨機存儲器 的一種，它由

2、靜態(tài)揮發(fā)性存儲單元組成的存儲陣列（或考叫內核，core）組成, 其地址譯碼集成在片內。SRAM速度很快而且不用刷新就能保存數據不丟失。它 以雙穩(wěn)態(tài)電路形式存儲數據，結構復雜，內部需要使用更多的晶體管構成寄存器 以保存數據。SRAM由于靠連續(xù)的供電來維持所存數據的完整性，故屬于易揮發(fā) 由存儲陣列、靈敏放大器、譯碼器、 存儲單元按行和列排列起來就組成TSRAM的陣列結構，行和列分別稱為“字線”和“位線”。每個存儲單元對應于 一個唯一的地址，或者說行和列的交叉就定義出了地址，而且每一個地址和某一 特定的數據輸入輸出端口是相連的。一個存儲芯片上的陣列（或者白陣列）數目 是由整個存儲器的大小、數據輸入輸

3、出端口數目、存儲速度要求、整個芯片的版 圖布局和測試要求所決定的。如圖2-1所示存儲陣列是由存儲單元（cell）構成的矩形陣列。每一個單元都 有自己獨特的地址，通過外圍的譯碼電路選中用應的單元進行讀寫操作。譯碼電 路包括行譯碼電路和列譯碼電路，其中行譯碼電路用來從才行中選中一行，列 譯碼是從2、中列中選出一列。這樣通過行譯碼列譯碼的共同作用來從陣列中選 出相應的單元進行讀寫操作。靈敏放大器和寫入電路用來對數據進行讀寫操作。 在數據讀出過程中，由于位線過長使得從單元中讀出的信號很弱，需耍用靈敏放 大器來放大信號，加快數據的讀出過程。寫入電路用來進行數據的輸入?？刂齐?-2路主要用來控制數據的讀寫

4、以及譯碼過程。通過相應的控制信號如讀使能信號寫 使能信號等來控制數據的讀寫操作。圖2-1 SRAM的整體結構圖SRAM有很多陣列結構，不同需求的SRAM需要不同的陣列結構。當需要實現 一個N個字，且每字為M位的存儲器時，最直接的方法是沿縱向把連續(xù)的存儲單 元字堆疊起來。如下圖所示。2-4輸入輸出(K位)(a)起接堆疊式陣列結構M;.'ZK=log2N(b)使用詳碼器的陣列結構輸入輸出(買位)kAiAk-i1V鳥儲敢元存儲譏元圖2-2 N個字存儲器的總體結構在這種結構中，可以通過選擇一根字線(s°-s”)來進行讀寫操作。也就是說， 從So-Sri的字線信號中，有且只能有一條字線

5、信號為高電平。這個方法雖然比較 簡單并在很小的存儲器中能匸作的很好，但是遇到較大的存儲器時就會出現問題。 假設要實現一個IKx8位的存儲器，使用2.2(a)的結構就需要1K根選擇線，這 對布線與封裝都構成難以克服的困難。插入一個謙碼器就可以減少選擇信號的數 目，如圖2-2 (b)所示。通過提供一個二進制編碼的地址字AoAw來選擇一個存 儲字。譯碼器把這一地址轉換成N=2"根選擇線，其中每次只有一根起作用。這 一方法把例中1K根外部地址線的數目轉變成10根地址線(log2210),從而事實 上消除了布線和封裝問題。對于更大容最的存儲器，如果使用上述陣列結構，由于它的高度比寬度大太 多倍

6、，把存儲單元連接到輸入/輸出的垂直線會過長，造成在運行時極慢。為了 解決這個問題，不但要在行方向使用譯碼器，在列方向上也要使用詳碼電路，地 址字被分成列地址和行地址。行地址可以讀寫一行的存儲單元，而列地址可以從 所選出的行中找出一個所需要的字，如圖2-3°這種結構應用于64K到256K范圍的存儲器。對于更大容最的存儲器，這種結構便會出現問題。由于陣列的長度和寬度都太大，導致字線和位線的長度太長, 所以電容和電阻變得過大而出現了嚴重的速度下降問題。乂因為金屬互連導線 RC延遲與長度平方成正比，所以整個存儲器的訪問時間同陣列寬度和髙度的平 方成正比同時乂因為導線電容增大，使一次讀寫所消耗

7、的能量也隨尺寸增大而增 加。存儲單元圖2-3陣列結構的存儲器組織靈敏放人 j驅動由上面了解到，大容最的存儲器由于字線和位線的長度，電容和電阻變得過 大而開始出現嚴重的速度下降問題。因此，較大的存儲器在地址空間上再進一步 增加一個層次，即對存儲器進行分割形成層次化的陣列結構。對存儲器的分割可 以通過減少一條字線上連接的單元數目或一條位線上連接的單元數冃來實現。通 過分割可以降低存取操作時總的切換電容，從而降低存儲器的功耗。比如將存儲 器分割成P個小塊，每一小塊與圖2-3相同。如圖2-4字的選擇基于送入各塊的 行地址和列地址。此外還有一個地址成為塊地址，負貴在P個塊屮選出需要讀寫 的一塊。這樣就顯

8、著降低了字線的長度，使讀寫速度較快。而且將存儲器適當的分割成兒個子模塊有助于把存儲器的工作功耗限制在整個存儲陣列的有限區(qū)域 內，塊地址只用來激活被尋址的塊，未被尋址的塊處于省電模式，只消耗維持數 據所需要的功耗，這樣可以節(jié)省很多功耗。如圖24,陣列被分為4塊，在這個 布局下，選擇一個字線要經過兩個步驟。首先通過塊選擇信號選擇所需要的塊, 其次按照所選擇的塊的字線信號結合位線信號就可以選擇所對應的單元。塊0塊1塊p行地址列地址塊地址2.1.2.靈敏放大器隨著SRAM容量不斷的增大，單元尺寸的不斷縮小，位線變長，位線電容就 和應增大，數據的讀取時間也變的越來越長。為了提高讀取的速皮，必須減小數 據

9、關鍵路徑上的延遲時間。減小SRAM的讀取時間，一般有兩種途徑:一種有效方 法是減少位線電容，另一種有效方法是在位線與輸出緩沖單元之間加入靈敏放大 器，減小位線電壓擺幅，從而減小數據傳輸延時。所以，靈敏放大器應該具有以下功能：1. 靈敏放大器可以從存儲單元讀出小信號，轉換成邏輯電平0和1,實現數據 的有效讀出。2. 由于位線電容是影響存儲器速度的主要因素。所以靈敏放大器是提高存儲器 訪問速度的關鍵。3. 高增益的靈敏放大器應該可以減小位線上的電床擺幅，可以顯著減小功耗和 增加速度。靈敏放大器按照電路類型可以分為差分型和非差分型。其中，差分型靈敏放 大器把小信號的差分輸入（即位線電丿卡）放大為大信

10、號輸出。它具有很多優(yōu)點，比 如抗干擾能力強、電壓擺幅大、偏置電路簡單、線性度高等。差分型靈敏放大器 能辨別出很小的信號差，它的速度相對非差分型來說較快。但是版圖面積也相對 較大。非差分型的靈敏放大器多用于非易失性存儲器及順仔存儲器。隨著集成度 的提高以及性能的優(yōu)化，非差分型靈敏放大器越來越難以滿足系統(tǒng)的耍求。差分 靈敏放大器、非差分靈敏放大器一般都采用電斥匸作模式。在存儲器中，位線信號的準確值因芯片的不同而不同，共至在同一芯片的不 同位置也不會相同。1或0信號的絕對值可能會在一個很大的范圍內變化。芯片 中會存在多個噪聲源，比如電路切換引起電源電圧上的尖峰信號，或者字線和位 線之間的電容串擾等。

11、這些噪聲信號的影響有時可能非常嚴重，特別是當被檢測 的信號幅值一般都很小的時候。差分型靈敏放大器的輸入端一般與一對位線相連, 但并不表示兩根位線必須為其提供一對互補的邏輯信號，通常情況是，一根位線 上為參考電壓，另一根就提供與存儲單元存儲數據相對應的信號。差分放大器在 有效抑制共模噪聲和放大信號間真正差別的方面有很大作用。2.1.3.地址譯碼器電路SRAM的性能有很大部分是通過借助外圍電路比如譯碼器和靈敏放大器來提 咼。因此譯碼器的設計也很重要。數抓的讀出和寫入的過程有很大一部分時間花 在譯碼上，因此它也是SRAM功耗的重要組成部分?？梢圆扇《嗉壸g碼和字線脈 沖的方法來降低功耗。多級譯碼的使用

12、可以有效的減少字線的負載，從而降低功 耗。字線脈沖的方法可以減小位線的電壓擺幅，也進一步降低功耗。在SRAM中，譯碼器是由一系列的與非門或者或非門組成。它根據一組給定 的地址去選中相應的單元來進行讀寫操作。在大容量的存儲器中，譯碼器直接和 存儲單元陣列相連，譯碼器單元的兒何尺寸必須和存儲器內核尺寸匹配（節(jié)距匹 配）。否則就會造成布線的極大浪費和由此引起的延時和功耗的增加。此外，譯 碼器電路在SRAM中所占而積僅次于存儲陣列。因此，譯碼器的設計對存儲器的 整體面積也有一定影響。利用譯碼器，我們可以用M個地址來表示2*個存儲單 元。所以，譯碼器在實現隨機存取功能同時，還減少了管腳的封裝數。因此，在

13、 存儲器設計中，譯碼器的設計也是SRAM設計中的一個重要環(huán)節(jié)。它對減小SRAM 芯片面積和功耗、提高匸作速度都有很大的影響。SRAM的譯碼器種類有行譯碼器和列譯碼器。它們分別對應存儲陣列的行和列。 每一組地址經過譯碼器，唯一確定一個存儲單元。在譯碼過程中，首先由行譯碼 器選中一條字線，然后由列譯碼器選中一個位線，由字線和位線確定唯一要訪問 的單元。圖2-5譯碼器電路如圖2-5,譯碼器可以用與非門實現也可以用或非門實現。它的邏輯功能相 當于一個具有2輸出n輸入的與門功能。實際應用中由于不可能設計具有這么 多輸入的與門，所以在實際應用中譯碼器采用層次式與門結構。2.1.4.控制電路SRAM的讀寫操

14、作都是由一系列的時序過程按順丿子來完成的，所以需要用控制 電路來保證其能正確且有效工作。在圖2-6所示的SRAM結構框圖中，CSB, WEB 和OEB分別稱為片選控制端，寫控制端和讀控制端。在實際應用中，并不由它們 直接來控制讀寫，而是通過一定的控制電路，使三者經過邏輯組合，再產生兒個岀 OPNI7信號，來分別控制讀寫操作。對于存儲容最比較大的異步SRAM,為了減少功耗 和提高速度都會采用一種“地址轉換監(jiān)控電路(ATD) ”。它能通過監(jiān)測外部信號的 變化門動產生內部控制信號如SE,控制靈敏放大器的開關信號，從而非常有效 地降低功耗和提高存儲速度。存儲單元array(NMrrvi)1T1AMAO

15、圖2-6 SRAM的結構框圖2.2. SRAM工作原理SRAM的存儲單元是靠雙穩(wěn)態(tài)電路存儲信息。如圖2-7所示，Ml、M3和M2、 M4分別構成兩個交叉耦合的倒相器，M5、M6為存取門管，作為讀寫操作的單元 選擇器件。WL為字線，BL和NBL是一對位線，VDD是電源，GND是地。SRAM的工作狀態(tài)包括寫入、讀出和數據保持三種狀態(tài)。寫入狀態(tài)是指將數據 線上的數據寫入到存儲位單元的存儲節(jié)點中；讀出狀態(tài)是指將存儲在內部存儲節(jié) 點上的數據讀出到數據輸出口；數據保持狀態(tài)是指在讀寫狀態(tài)都不執(zhí)行時，存儲 在存儲節(jié)點上的數值保持原來狀態(tài)。7如L字線WL2.2.1. 數據寫入向存儲單元寫入“1”的過程是：（1）

16、當WL字線為低電平,置BL位線為“1”電平，NBL為“0”電平；（2）置WL字線為高電平，此時M5、M6導通：（3）存 儲單元的存儲節(jié)點V2通過M6向NBL放電，達到“0”電半，Ml截止；（4） BL 位線通過M5, VDD通過M3,對存儲節(jié)點VI充電至“1”電平，M2導通：（5）置 WL字線為低電平，M5、M6管關閉，此時存儲單元的結點VI處于“1”電平狀態(tài)， V2處于“0”電平狀態(tài)。這樣就完成了向存儲單元寫入“1”的全過程。類似的 方法可向存儲單元寫入“0”信號。通常SRAM存儲單元都做成陣列結構，多個存儲單元共用一根字線，在連續(xù) 進行寫入操作時，如果時序上配合不當，就有可能用前次位線上的

17、數據改寫同一 根字線上的其他單元中的數據，進行高速存儲器設計尤其要注意這一點。另外, SRAM存儲單元中的M0S管合適的寬長比值是保證存儲單元能夠高速地進行寫入 數據操作的關鍵。2.2.2. 數據讀出從存儲單元讀出“1”的過程是:（1）預充BL和NBL位線到“1”電平，此 時WL字線處于低電半；（2）使WL字線為高電半，M5和M6導通；（3）NBL通過 M6和M2 （單元存“1”時，M2 一直處于導通狀態(tài)）迅速放電至“0”電平，Ml 仍然截止；（4） VDD通過M3和M5對BL充電，使BL保持在“1”電平，M2仍然 導通；（5）去掉字線WL上的高電平；這樣就完成了從存儲單元讀出“1”的全過 程

18、，而且是非破壞性讀出。類似的方法可從單元讀出“0”信號。由于單元管的 尺寸很小，而位線通過單元管放電的速度很慢，為了提高讀出速度，只要在位線 上建立起一定的電壓差就可以了，而不必等到一邊位線下降到低電平。通過列譯 碼器控制的列開關，把選中的單元位線讀出的微小信號差送到公共數據線，再通 過公共數據線送到靈敏放大器，把微小的信號差放大為合格的高低電半，最后通 過緩沖器轉換成單端信號輸出。2.2.3. 數據保持SRAM維持狀態(tài)：當外界不訪問該單元時，字線WL處亍低電平，這時使傳輸 管M5、M6截止，位線BL、NBL和觸發(fā)器之間的聯(lián)系被中斷，所以觸發(fā)器狀態(tài)不 變，亦即存儲的信息處于維持狀態(tài)。2.3.

19、SRAM的性能指標2.3.1. 存儲容量存儲容量是半導體存儲器存儲信息量大小的指標，是指存儲器所能容納二進 制信息的總量。半導體存儲器的容量越大，存放程序和數據的能力就越強。一位二進制數為最小單位（bit）, 8位二進制數為一個字節(jié)（Byte）,單位用 B表示。容量通常用下式表示：SIZE二存儲字數（單元數）X存儲字長（每單元的比特數）例如：lMb=lMXlbit=128KX8bits=256KX4bits=lM 位 lMB=lMX8bits=lM 字節(jié)2.3.2. 存取速度存儲器的存取速度是用存取時間來衡最的，存取時間乂稱為訪問時間或者讀 寫時間，它是指從啟動一次存儲器操作到完成該操作所經歷

20、的時間。例如，讀出時間是指從CPU向存儲器發(fā)出有效地址和讀取命令開始，直到將 被選單元的內容讀出送上數據總線為止所用的時間；寫入時間是指從CPU向存儲 器發(fā)出有效地址和寫命令開始，直到信息寫入被選中單元為止所用的時間。顯然, 存取越短，存取速度越快，存取速度對CPU與存儲器的時間配合是至關重要的。 如果存儲器的存取速度太慢，與CPU不能匹配，則CPU讀取的信息就可能有誤。2.3.3. 存儲器功耗存儲器功耗是指它在正常工作時所消耗的電功率。通常，半導體存儲器的功 耗和存取速度有關，存取速度越快，功耗也越大。因此，在保證存取速度前提下， 存儲器的功耗越小，存儲器件的工作穩(wěn)定性越好。2.3.4. 可

21、靠性和工作壽命半導體存儲器的可靠性是指在規(guī)定的時間內，存儲器無故障讀寫的概率。另 一方面來講，就是它對周圍電磁場、溫度和濕度等的抗干擾能力。由于半導體存 儲器常采用VLSI I：藝制造，可靠性較高，壽命也較長，半均無故障時間可達數 千小時。通常用平均無故障時間MTBF (mean t ime between fa訂ures )來衡最可靠性。 MTBF可以理解為兩次故障Z間的平均時間間隔，越長說明存儲器的性能越好。2.3.5. 集成度半導體存儲器的集成度是指它在一塊數平方毫米芯片上能夠集成的晶體管 數目，有時也可以用每塊芯片上集成的“基本存儲電路”個數來表征。2.4.穩(wěn)定分析2.4.1.穩(wěn)定性綜

22、述嵌入式SRAM是SOC的重要組成部分，其穩(wěn)定性直接影響SOC的性能。 2-12隨著半導體技術的不斷進步，MOS器件的尺寸不斷縮小，這有利于提高SRAM 性能，減小面積，降低功耗。然而，隨著工藝特征尺寸的進一步縮?。ㄓ绕溥M入 65i】m以后），柵長L、柵寬W、氧化層厚度I；*以及摻雜分布等工藝波動性，對 器件帶來的影響不容忽視，其中隨機摻雜波動（Random Dopant Fluchiation, RDF） 的影響最大，它會嚴重彫響小幾何尺寸晶體管（特別是SRAM單元）的閾值電 壓，導致失效率迅速上升。在數字電路中，工藝參數變化會很大程度上導致延時和漏電流變化。工藝參 數變化分為全局參數變化與

23、局部參數變化兩種。其中全局參數變化會影響一個 die內部所有的晶體管的參數（如閾值電壓），使得所有晶體管的參數同時增大或 減少，但對die內晶體管之間失配影響很小。而局部參數變化指每個die內晶體 管參數變化方向不同，有的增大，有的減小。周部變化乂可分為系統(tǒng)變化和隨機 變化。系統(tǒng)變化指一個晶體管參數變化與相鄰晶體管有關，隨機變化指相鄰兩個 晶體管的參數變化互不相干。系統(tǒng)變化不會造成柑鄰晶體管之間很大差異，而隨 機變化會造成相鄰晶體管失配。綜上所述，作為SOC關鍵部件的SRAM在先進工藝下更應關注穩(wěn)定性的研 究。目前，包括Intel, Renesas, MIT等知名IC設計制造公司和科研院已關注

24、 SRAM穩(wěn)定性的研究。SRAM的穩(wěn)定性主要包括讀穩(wěn)定性和寫穩(wěn)定性。讀穩(wěn)定性指讀操作時存儲單元抗干擾的能力。讀操作：如圖28所示，首先位線BL和BLB被充電到高電半，然后字線WL變?yōu)楦唠姲胗行?。假設反相器 兩個節(jié)點Q和Q電圧分別為“0”和“1”，Q節(jié)點的低電圧在字線電平變高后 開始對BL放電。這個放電過程也會導致Q節(jié)點電壓升高，在字線關閉之前，如 果電斥高過另外的反相器的翻轉電床點(trip point)時，兩個反相器就會翻轉，Q 節(jié)點電壓變?yōu)椤?”，Q節(jié)點電壓變?yōu)椤?”，這樣原來存儲在單元中的內容就遭 到破壞。所以要想提高讀穩(wěn)定性，就是要保證在字線關閉Z前，Q節(jié)點最高電床 小丁反相器翻轉電壓

25、，這兩個電壓差叫做讀裕度(readmargin, RM)。假設由丁隨 機摻雜導致MP2的Vt變小，則Q電壓被抬地更高，就有可能到達反相器翻轉電 圧，使原有數據翻轉。業(yè)界常用SNM表示讀穩(wěn)定性，SNM越大，抗噪聲越強, 單元內部數據越不容易受破壞。寫穩(wěn)定性指外部向存儲單元寫入新數據的難易程 度。寫操作：如圖28所示，首先位線BL和ELB被充到高電平，然后新數據寫 入，之后字線WL變?yōu)楦唠娖接行?。假設新數據寫入之前Q節(jié)點電床為“1”， Q節(jié)點電壓為“0” o寫入的新數據將BLB上的電平拉到“0”，字線有效后， BLB對Q節(jié)點放電，使得它的電壓逐漸下降，如果在字線關閉之前，Q的電壓 低丁反相器的翻轉

26、電壓，則新的數據寫入到存儲單元中。假設由丁隨機摻雜導致 MN1的Vt變小，則Q點的電壓沒有低到反相器翻轉電壓，Q和Q點的電壓就還 保留原來的值，新數據寫入失敗。由此可知，要想提高寫穩(wěn)定性，就要保證在字 線關閉之前，NV1節(jié)點放電后的電壓遠小于反相器翻轉電壓。這個電壓差叫做寫 裕度(write margin) o在90納米之前，SRAM的讀寫穩(wěn)定性可通過調節(jié)存儲單元的尺寸來保證。Belta Ratio是描述讀穩(wěn)定性的參數，定義為驅動管和傳輸管驅動能力之比，即Ipd / Ipg.工程上習慣用兩者的寬長比來衡量，(W/L)mni/(W/L)mn3。這也可以 借助歐姆定律理解，實際上當字線WL有效后，

27、此時BL被充電到高電平，會形 成傳輸管驅動管的直流通路。而Q就處于傳輸管和驅動管的交點。由歐姆定律 可知，Q的電壓：=VddRpd/ (Rpd+Rpg)o Rpd和Rpg分別為驅動管和傳輸 管的等效電阻。(W / L)pd / (W / L)pg越大，驅動管比傳輸管驅動能力越強，則 驅動管的等效電阻越小，七越小。假設Vtrip不變，七減小，讀穩(wěn)定裕度增加， 存儲單元中的內容在讀過稈中不易被破壞。AlphaRatio是描述寫操作難易稈度的 參數，或者說是寫穩(wěn)定裕度，定義為負載管和傳輸管驅動能力之比，即Ipu / Ipgo 工程上，習慣用兩者的寬長比來衡量，(W / L)pu / (W / L)P

28、go當字線WL有效 后,BLB被外部寫入的數據拉到低電平，會形成負載管一傳輸管一BL的直流通 路。而NV1就處于傳輸管和負載管的交點。由歐姆定律知，NV1的電圧 =VddRpg / (Rpu+Rpg)o Rpu和Rpg分別為負載管和傳輸管的等效電阻。(W / L)pu / (w / L)Pg越小，負載管比傳輸管驅動能力越弱，則負載管的等效電阻越 大,%越小。所以，出越小，寫穩(wěn)定裕度增加，外部數據越容易寫入到存儲單 元。在所有的參數波動來源中，由溝道區(qū)隨機摻雜弓I起閾值電斥變化對小尺寸晶 體管的失配影響最大，尤其是在面積要求苛刻的SRAM存儲單元中更是如此。參 數變化帶來的影響與晶體管尺寸有關，

29、為了降低這種不利影響，可以優(yōu)化晶體管 的長和寬，但是對SRAM而言，任何優(yōu)化都必須考慮到面積和漏電流，而且SRAM 的組織形式，如列數，行數和冗余列數，都影響到失效概率。因此，采用統(tǒng)計的 方法設計SRAM單.元和架構對降低失效概率和提高納米技術的良率很重要。SRAM的失效包括讀失效、寫失效、保持失效、訪問吋間失效等。242讀失效如圖29, VL=“1”，VR=“O”，由于分壓關系，R點電圧Vr會升高為Vread, 如果Vread電壓高于反相器PLNL的翻轉電壓Vtriprd,單元內容就翻轉。這就是 讀失效。如果傳輸門AXR的驅動能力比驅動門NR強，則Vread電斥就升得很高。 衡量這兩個晶體管

30、強弱的參數為B&pw定義：Eg)(2-1)BRnpax值越小，Vread越高，越容易出現讀失效。然而這個定義并沒有考慮 到閾值改變帶來的影響，它會造成單元內晶體管驅動能力波動。假設傳輸管閾值 電圧升高，驅動管閾值電床減低，Vzd就高于設計值，容易導致讀失效。同樣， 反相器PLPN的強度也影響它的翻轉電JVtriprdo盡管設計時翻轉電HiVtriprd不 會低于Vread,工藝參數波動導致驅動管閾值升高，負載管閾值降低，VtHprd就 有可能低于Vread,導致讀失效。值得注意的是，不同晶體管驅動強度失配造成 讀失效，這種失效是由于局部隨機參數變化引起，并非全局參數變化引起。2.4.3

31、.寫失效要想寫“0”到存有“1”的單元中，節(jié)點AXL電壓需要通過BL放電到低電 平Ywr, Vwr的值取決于負載管和傳輸管的分壓關系，如果字線WL在高電半有 效時間Twl內，VL電床不能降低到PR-NR的翻轉電tf.Vtripwr,就出現寫失效。在 設計時，保證大于1,使寫時間小于Twl。Rxpup定義：(2-2)然而，工藝參數變化造成晶體管驅動強度變化，有可能增加寫時間。例如, 負載管閾值減小，傳輸管閾值增加，寫時間增加，寫數據失效。所以靜態(tài)的 BRiiax-pup并不足以降低寫失效概率。而且，增大傳輸管尺寸，縮小負載管尺寸， 會增加讀失效概率。所以必須在讀失效和寫失效概率之間做優(yōu)化。同樣，

32、造成晶 體管之間的失配是由于die內隨機參數變化引起。2.4.4.訪問時間失效單元訪問時間定義為兩根位線BL和BLE發(fā)電電床差(AV=0.1VDD)所需時間。 當發(fā)電0.1VDD所需時間大于最大可容忍時間IMAX時，靈敏放大器就不能正確 放大信號，從而造成讀出錯誤數據。當傳輸管和（或）驅動管的閾值電壓升高吋, 訪問時間就會增加，導致訪問時間失效。為了減少訪問時間失效，傳輸管和驅動 管尺寸不能做的太小。這種失效既可以由局部參數變化引起，乂可以由全周參數 變化引起。2.4.5.數據保持失效在standby模式，系統(tǒng)會降低SRAM的電壓以減少漏電流，如果電壓降低導致 存儲數據翻轉，就會出現數據保持失

33、效。SRAM電斥降低時，存儲“1”的節(jié)點 電壓會隨著降低，如果負載管導通電流不夠大，驅動管有漏電流，節(jié)點電壓降低 加劇。如果電斥低過PR-NR反相器的翻轉電丿耒，數據就翻轉。所以standby模式 SRAM電壓必須足夠高，以確保數據保持正常°然而，假如參數變化導致驅動管 NL閾值電壓降低，而負載管PL閾值電壓升高，與此同時NR閾值升高，PR閾值 降低（這會導致PRNR反相器翻轉電床升高），原本正常的standby電斥下，數據也 會丟失。2.4.6.隨機摻雜影響及其抵消方案前而已經指出，隨著工藝特征尺寸的進一步縮小，柵長L、柵寬W、氧化層 厚度Zx以及摻雜分布等工藝波動對MOS晶體管帶

34、來的影響不容忽視，其中隨機 摻雜波動（Random Dopant Fluctuation, RDF）的影響最大，它會嚴重影響小兒 何尺寸晶體管（特別是SRAM單元）的閾值電壓,導致失效率的迅速上升。 作為存儲器最基本、最重要的部分，常規(guī)6管SRAM的失效率會直接影響存儲 器乃至芯片的良率。在芯片設計之初忽略這些深近（亞）微米效應會降低芯片的 良率，共至會導致致命的失效。所以在納米級IC設計中對電路魯棒性的建模十 分重要。我們針對電路中非常重要同吋對工藝波動容忍性較差的6管SRAM存 儲單元訪問失效率進行建模。（1）RDF條件卜常規(guī)六管存儲單元失效模型由公式守5罷可得，可以通過增加器件尺寸減小由

35、RDF引起的閾值電床漂移現象。但是，對于像SRAM之類的 需要嚴格控制兒何尺寸的邏輯單元而言，此方法具有一定的局限性。Jgnd圖210常規(guī)八管存儲單元2-192-#訪問時間是指在位線上產生預定位線電圧差（通常為敏感放大器激活電壓）所需的時間。假定Q = “1”，NQ = “0”，則讀操作時位線NEL在通過晶體 管MN6和MN2放電的同時通過MP4的近（亞）閾值漏電流（Isiib）充電（I冋）， 而BL通過MN5、MN1及其他連接在BL位線上的單元放電（1吐）。電流1冋、1及由公式（23）表示。N】NBL = <Latf.!N6 一 subMP4 + 工(gAteh!N6(i) + Iju

36、rvbonMN6(D) N1-1(2-3)【BL = 工(IjubMNl(i) + 6ateMN5(i) + IjuxvtionNN5(i)i=lN為位線上連接的單元數。因為I冋1業(yè)，位線上產生電壓差，當電壓差大 到足夠激活敏感放大器時，敏感放大器傳遞并放大位線上的電壓差，這樣內部信 號就傳遞到外部總線上。根據定義，訪問時間可以由公式（24）表示。(24)其中C.、Crl為位線上電容，包括匹配管的結電容和連線電容。在AVn禮較小時，1如曲6近似為常數，同樣當VNBL和小較小時Igate片unction、Isiib為常數，即辰和可表示為時間的線性函數。此次進一步假定：BL-NBL =gatel4

37、N6(i) gateMN5(i)=Tjunctionl4bT6(i) junctioiiMN 5(i)則可推出:TaccessCnblCblminCbJnbl _ Cnbl【blC ANlstMN6 - l;ubMP4 -工 IjubMNia)(2-6)I(kMMN6當N足夠大時，上式近似為:2-20=s1=1Taccess1MN6 +ACCESS1MN2碌CESS近似服從正態(tài)隨機分布，區(qū)間內處處''平滑”。考慮到每個晶體管 溝道區(qū)的摻雜數和摻雜分布只與自身的兒何尺寸及制作工藝相關，且各晶體管之 間基于RDF的漂移相互獨立，即MN6、MN2星于RDF的漂移相互獨立。 可以得到ess的期與和標準方差，如公式(28)所示：%CESS°EcCESS 杠2tMN6 十 ；7T U tMN2(28