馬義忠版 數(shù)字電路邏輯習題解答

1、第一章 數(shù)制與編碼1.1內容提要及學習指導一數(shù)制及其表示任意的數(shù)N都能表示為R為基數(shù)的R進制數(shù)。表示各個位的數(shù)字符號，為0（R-1）數(shù)碼中的任意一個,R為進位制的基數(shù)，n位整數(shù)部分的位數(shù)，m為小樹部分的位數(shù)。二數(shù)制轉換1十進制數(shù)轉換為二進制數(shù)：把二進制數(shù)按權展開，即可得到相應的十進制數(shù)。2十進制數(shù)轉為二進制數(shù)：整數(shù)部分采用“除2取余”轉換，小數(shù)部分采用“乘2取整”法進行轉換。重點提示：上述轉換方式可廣到十進制與其他進制的轉換，即“除基取余法”和“乘積取整法”。3二進制與八進制數(shù)，十六進制的轉換。三帶符號數(shù)的代碼表示1真值與機器數(shù)（原碼、反碼、補碼）2機器數(shù)的加、減運算重點提示：重點是補碼的運算

2、規(guī)則四碼制和字符的代碼表示1BCD碼（8421碼、2421碼、5211碼、余3循環(huán)碼）2可靠性編碼（格雷碼、奇偶校驗碼）重點提示：需要重點掌握的是8421BCD嗎、奇偶校驗碼和ASCII碼）1.2 例題與解題指導例1把下列的數(shù)字寫成按權展開的形式（1） （2） （3） 解：根據(jù)常見的十進制數(shù)的表示方法，很容易寫出其它進制數(shù)的按權展開形式（1）（3）（3）例1.2 將下列十進制數(shù)轉換為二進制數(shù)（1） （2）解：十進制數(shù)轉換為二進制數(shù)時，整數(shù)部分和小數(shù)部分分別用“除2取余法”和“乘2取整法”轉換，最后再合并在一起。（1）（2） 要點：十進制小數(shù)轉換為二進制小數(shù)時，有時不能用有限位二進制數(shù)表示，一般

3、按精度要求取相應位數(shù)即可。例1.3將下列BCD碼轉換為十進制數(shù)（1） （2）解：根據(jù)BCD碼的編碼規(guī)則，每四位二進制數(shù)碼對應一位十進制數(shù)。（1）（2）要點：BCD碼是十進制的二進制編碼而不是數(shù)，編碼和數(shù)是不同的概念1.3習題選解題1.1（略）題1.2（略）題1.3（略）題1.4（略）題1.5（略）題1.6將下列十進制數(shù)轉換為三位8421BCD碼、2421BCD碼和余3碼。（1） （2） （3） （4） 解：（1） （2） （3） （4） 題1.7（略）題1.8寫出下列各數(shù)的原碼、反碼和補碼。 （1） （2） （3）解：（1）要點：原碼是在數(shù)N的最高位增加一個符號位，“1”表示正，“0”表示負。

4、 要點：正數(shù)的反碼與原碼相同，負數(shù)的反碼符號位為“1”，數(shù)值為原碼按位取反。 要點：正數(shù)的補碼與原碼相同，負數(shù)的補碼符號位為“1”，數(shù)值為原碼按位取反加一。 （2） 要點：把0作為有符號數(shù)時，0在原碼和補碼中各有兩種不同的表示形式，而在補碼表示法中，0的形式是唯一的。 （3） ， ， 題1.9 已知，求 和。解：已知補碼求原碼時，正數(shù)的原碼、反碼和補碼都相同；如為負數(shù)，則符號位保持“1”不變，數(shù)值部分為補碼的數(shù)值部分取反加一。 ， ， 要點：小數(shù)的原碼、反碼和補碼中，最高位為符號位，而小數(shù)的整數(shù)部分0不表示出來。題1.10 用原碼、反碼和補碼完成如下運算。 （1） （2） 解：原碼運算時符號位

5、不參加運算，參加運算的只是數(shù)值部分，而反碼和補碼的符號位和數(shù)值位一樣參加運算。 （1） 結果為負數(shù)的補碼，再求出原碼 ， 結果為負數(shù)的反碼，再求出原碼 ， （2） ， ， 題1.12將下列8421BCD碼轉換為十進制數(shù)和二進制數(shù)。 （1） （2）解：8421BCD碼不能直接轉換為二進制數(shù)，先把BCD碼按規(guī)則轉換為十進制數(shù)，再進行十進制到二進制的轉換。 （1） （2）要點：十進制數(shù)0.9不能用有限位二進制小數(shù)表示，按誤差要求取足夠的位數(shù)即可。第二章 邏輯代數(shù)與邏輯函數(shù)2.1內容提要及學習指南一邏輯代數(shù)中的三種基本運算1“與”、“或”、“非”三種基本邏輯運算及描述2復合邏輯運算及描述重點提示：“與

6、”、“或”、“非”三種基本邏輯運算是基礎，其它復雜的邏輯關系都由三種基本關系組合而成。3邏輯函數(shù) 設輸入變量為，輸出變量為，則描述輸入變量和輸出變量的邏輯函數(shù)表示為 重點提示：對應輸入變量的任何一組取值，兩個函數(shù)的輸出變量都相同，則稱兩個函數(shù)相等。二 邏輯代數(shù)的基本公式、定理及重要規(guī)則1邏輯代數(shù)的基本公式及定理2邏輯代數(shù)的三條重要規(guī)則（代入規(guī)則、反演規(guī)則和對偶規(guī)則）重點提示：反演規(guī)則主要用于求一個函數(shù)的反函數(shù)，利用對偶規(guī)則可使定理和公式的證明過程減少一半。三 邏輯表達式的形式與轉換方法1邏輯函數(shù)的四種表示方法（邏輯函數(shù)表達式、真值表、卡諾圖和邏輯電路圖）重點提示：已知一種表示方法，就可以得出其

7、它三種表示方法2邏輯函數(shù)表達式的“與-或”和“或-與”兩種形式及其轉換重點提示：邏輯函數(shù)表達式的其它形式都可以轉換為“與-或”和“或-與”式。3邏輯函數(shù)的最小項之和、最小項之積的標準形式。重點提示：邏輯函數(shù)的最小項之和的標準形式在邏輯函數(shù)的化簡及邏輯電路的設計中有著廣泛的應用。四邏輯函數(shù)的化簡1邏輯函數(shù)的最簡形式重點提示：在實際應用中，把邏輯函數(shù)式變換為什么形式，要根據(jù)邏輯門電路的功能類型確定。2邏輯函數(shù)的代數(shù)化簡方法3邏輯函數(shù)的卡諾圖化簡法重點提示：通過卡諾圖化簡得到的是最簡“與-或”式，但有時一個邏輯函數(shù)的化簡結果不是唯一的。4具有無關項的邏輯函數(shù)及其化簡重點提示：無關項是在具體問題中，對

8、輸入變量取值所加的一種限制。合理利用無關項可以更有效地化簡邏輯函數(shù)。2.2例題與解題指導例2.1 寫出下面三變量邏輯函數(shù)的與非-與非式、與或非式、或非-或非式。 解：邏輯表達式的形式有多種多樣，可以相互轉換。在具體實現(xiàn)時由邏輯門的種類決定。 原函數(shù)是與或式，在原函數(shù)上家兩個反號，再運用摩根定理去掉一個反號，即可得到與非-與非式。 （與非-與非式）用摩根定理把與非-與非式中每個與項中上的反號去掉，得到 將上式反號下的括號通過相乘去掉，得 （與或非式）用摩根定理把反號去掉，得 （或與式）對上式加兩個反號，再用摩根定理去掉一個反號，得到或非-或非式。要點：在邏輯函數(shù)的各種形式中，與或式和或與式是最基

9、本的，但用邏輯門實現(xiàn)邏輯函數(shù)時，與非-與非式、與或非式、或非-或非式也是常見的形式。例2.2求下列函數(shù)的反函數(shù)和偶函數(shù) 解：對于任意一個邏輯函數(shù)Y，若將其中的“”換成“+”，將“+”換成“”，0換成1，1換成0，原變量換成反變量，反變量換成原變量，即得到Y的反函數(shù)，這個規(guī)則叫反演定理。使用反演定理時，應注意兩點： 原函數(shù)運算的先后次序不能改變。 不屬于單個變量上的反號應保留不變。 由反演定理可直接寫出結果如下： 對于任意一個邏輯函數(shù)Y，若將其中的“”換成“+”，將“+”換成“”，0換成1，1換成0，即得到Y的對偶式。據(jù)此，可直接寫出結果如下： 例2.3利用公式將下列邏輯函數(shù)式化簡為最簡與或表達

10、式。 解：用公式法化簡邏輯函數(shù)時，要熟記邏輯代數(shù)的基本定理和基本公式，如 （1） 利用，消去多余的乘積項 要點：對利用摩根定理得到，再把作為復合變量利用上述公式。（2） 利用，消去多余因子 要點：叫異或運算，叫同或運算，兩者互為反函數(shù)。（3） 利用，兩項合并為一項，消去一個變量 要點：本題也可先利用關系，再利用公式合并化簡。例2.4把下列邏輯函數(shù)分別寫成最小項之和和最大項之積的形式。解：把一個邏輯函數(shù)寫成最小項之和的形式就是求函數(shù)的標準與或式?？梢岳霉?，給每一個與項補上所缺少的變量。 得到最小項之和的形式后，按照： 進行轉換，便可直接得到最大項之積的形式。 例2.5 用卡諾圖化簡下列邏輯函

11、數(shù) 解：用卡諾圖化簡時，第一步必須把邏輯函數(shù)表達式轉換為最小項求和的形式。在合并時要注意兩點： 圈的數(shù)目要盡可能少； 每個圈要盡可能大。 圖例2.5函數(shù)F1F3的卡諾圖 由圖例5所示卡諾圖知，最簡與或式為 例2.6 將下列具有無關項的邏輯函數(shù)化簡為最簡與或式。 解：含無關項的邏輯函數(shù)是指邏輯函數(shù)中的輸入變量之間，或輸入、輸出變量之間有某種互相制約的關系。可以認為函數(shù)中無關項的存在與否對輸出函數(shù)沒有影響，在化簡過程中，可以根據(jù)需要假定無關項的值為1，或為0，這樣可以使結果更為化簡。 在函數(shù)表達式中用表示無關項的和，在卡諾圖中用“×”表示無關項。 圖例2.6函數(shù)F1F3的卡諾圖由圖例6所

12、示卡諾圖知，最簡與或式為 2.3習題選解題2.1（略）題2.2（略）題2.3（略）題2.4（略）題2.5（略）題2.6（略）題2.7 將下列函數(shù)表示成“最小項之和”形式及“最大項之積”形式。 （1） （2） （3） 解： 題2.8用卡諾圖化簡下列函數(shù)，并寫出最簡“與或”表達式和最簡“或與”表達式。 （1） （2） （3） 解：用卡諾圖化簡邏輯函數(shù)，首先要把函數(shù)轉換為最小項之和的形式。 畫出卡諾圖如下： 圖題2.8（a） 函數(shù)F1F3的卡諾圖 按圖中所示方式合并，得到化簡后的最簡“與或”表達式。 最簡或與式的化簡可以在卡諾圖上用最大項合并的方法實現(xiàn)。最大項合并的思路與方法基本上與最小項的合并一樣

13、，合并過程中遵循的原則也相同，但要主要的是，最大項是和項，在卡諾圖上對應的變量為0時采用原變量表示，對應的變量為1時采用反變量表示。 邏輯函數(shù)最大項之積的形式如下： 畫出卡諾圖如下： 圖題2.8（b） 函數(shù)F1F3的卡諾圖按圖中所示方式合并，得到化簡后的最簡“或與”表達式。 要點：求最簡或與式也可以通過最小項卡諾圖進行。對卡諾圖中的0項進行合并，即得到反函數(shù)的最簡與或式。對反函數(shù)去反號，并運用摩根定理，就可以得到所求的最簡或與式。題2.9（略）題2.10（略）題2.11化簡下列邏輯函數(shù)（方法不限） （1） （2） （3） （4） （5）解：對邏輯函數(shù)化簡時，有時用公式法更加簡潔一些。（5）題2

14、.12 證明下列邏輯恒等式（方法不限）（1）（2）（3）（4）（5）證：（1） （2）（3）（4）（5）題2.13 試畫出用與非門和反相器實現(xiàn)下列邏輯函數(shù)的邏輯圖。（1）（2）（3）（4）解：用與非門和反相器實現(xiàn)邏輯函數(shù)。首先要用公式或卡諾圖把函數(shù)表達式化為最簡與或形式，再通過取兩次反號并運用摩根定理，把函數(shù)表達式化為與非-與非式。 由以上的函數(shù)表達式，畫出用與非門和反相器實現(xiàn)的邏輯圖如下： 圖題2.13 函數(shù)Y1Y4的邏輯圖題2.14試畫出用或非門和反相器實現(xiàn)下列邏輯函數(shù)的邏輯圖。（1）（2）（3）（4）解：用或非門和反相器實現(xiàn)邏輯函數(shù)時，可以先把函數(shù)表達式化為最簡與或式。然后對表達式取兩個

15、反號，再運用兩次摩根定理，變?yōu)榛蚍?或的形式，用或非門和反相器即可實現(xiàn)。也可把或非-或進一步轉換為或非-或非形式。對于或與形式的表達式，可以通過取兩次反號，并運用摩根定理轉換為或非-或非形式。 由以上的函數(shù)表達式，畫出用或非門和反相器實現(xiàn)的邏輯圖如下： 圖題2.14函數(shù)Y1Y4的邏輯圖題2.15（略）題2.16用卡諾圖化簡包含無關最小項的函數(shù)和多輸出函數(shù)。（1）（2）解：用卡諾圖化簡包含無關最小項的函數(shù)關鍵是在卡諾圖中合理的處理無關項，以獲得最簡單的結果。對多輸出函數(shù)的化簡，基本方法和步驟與單函數(shù)基本相同。不同的是，多數(shù)出函數(shù)若能在化簡過程中尋找到公共項，可使整個電路在實現(xiàn)時簡單些。 圖題2.

16、16（a）函數(shù)F的邏輯圖 圖題2.16（b）函數(shù)F1F3的邏輯圖 按圖中所示合并，得： 在多函數(shù)的卡諾圖中，為公用，為公用，為。化簡結果為： 第三章集成邏輯部件3.1內容提要及學習指導一 TTL與非門電路1 典型與非門的結構（輸入級、輸出級、中間倒相級）2 特性及主要參數(shù)（1） 電壓傳輸特性 （2） 主要參數(shù) 高低電平標稱值 VH，VL 開門電平VON，關門電平VOFF以及輸入信號噪聲容限VNL，VNH 輸入低電平電流IIL，輸入高電平電流IIH 扇入數(shù)NI扇出數(shù)NO 平均傳輸延遲時間提示要點：對于集成邏輯門，重點是電路的外特性，尤其是要明確電壓傳輸特性和主要參數(shù)的關系。以上指標是以TTL與非

17、門為例描述的，但也是其它類型邏輯門的技術指標。二 其它類型的TTL門電路1 集電極開路門OC門及其應用2 三態(tài)門及其應用三 MOS集成邏輯門1 NMOS反相器及邏輯門2 CMOS反相器及邏輯門重點提示：各種工藝制造的邏輯門其電氣特性不同，要注意各種邏輯門的優(yōu)缺點比較。3.2例題與解題指導例3.1 TTL與非門的電壓傳輸特性如圖，試給出電壓傳輸特性反映的與非門的主要技術參數(shù)。解：邏輯門的電壓傳輸特性是指輸出電壓相對于輸入電壓的變化曲線，從電壓傳輸特性可以得出： 圖例3.1 與非門的電壓傳輸特性高電平標稱值 VH=3.6V 低電平標稱值 VL=0.2V 關門電平VOFF為輸出電壓等于0.9VH時，

18、所對應的輸入電壓的最大值。VOFF=0.7V 由此可得輸入低電平時噪聲容限 VNL= VOFF- VL=0.7-0.2=0.7V 開門電平是輸出電壓低電平時，所對應的輸入電壓的最小值。VON=1.7V 輸入高電平時噪聲容限 VNH= VH- VON=3.6-1.9=0.7V例3.2 用TTL OC門接成如圖所示電路（1） 寫出輸出Y的邏輯表達式（2） 若用TTL電路驅動CMOS電路，用TTLOC門作為接口電路如何實現(xiàn)？畫出相應的電路示意圖。 圖例3.2（a）OC門的“線與”電路解：G1和G2都是OC門電路。OC電路的最大特點是輸出可以實現(xiàn)“線與”。利用OC電路實現(xiàn)“線與”時，需外接電阻和電源。

19、 OC電路的另一個作用是可以實現(xiàn)兩種不同類型的集成電路的邏輯匹配。如圖所示為用OC門實現(xiàn)的TTL電路和CMOS電路的接口示意圖。 圖例3.2（b）TTL OC門的實現(xiàn)的接口電路例3.3在一根導線上分時傳送一位二進制數(shù)的邏輯電路如下： 圖例3.3 TTL三態(tài)門構成的單向數(shù)據(jù)總線解：用列表的方法分析邏輯電路功能 編號K3 k2 k1 信息傳遞情況 說明 00 0 0 不能正常工作K3k2k1=000 不容許 10 0 1 不能正常工作 K3k2k1=001 不容許 20 1 0 不能正常工作 K3k2k1=010 不容許 30 1 1 y=y1=AK3k2k1=011 容許 41 0 0 不能正常

20、工作 K3k2k1=100 不容許 51 0 1 y=y2=B K3k2k1=101 容許 61 1 0y=y2=B K3k2k1=110 容許 71 1 1 不能正常工作 K3k2k1=111 不容許總線的本質是分時復用。從上表可以看出，在任何時刻只能有一路輸出占有總線，否則發(fā)生數(shù)據(jù)沖突而導致錯誤。3.3習題選解題3.1（略）題3.2（略）題3.3（略）題3.4（略）題3.5請畫出邏輯表達式 解：NMOS門電路中，用一個MOS管作為負載管，起大電阻的作用，另外的MOS管作為工作管。組成電路的規(guī)則如下：工作管相串，起“與”的作用；工作管相并，起“或”的作用；先串后并，則是先“與”后“或”；先并

21、后串，則是先“或”后“與”。工作管和負載管串聯(lián)后，在它們的連接點引出的輸出起倒相作用。 圖題3.5三輸入或非門電路題3.6 試畫出邏輯表達式 的CMOS電路解：在CMOS電路中，反相器、與非門、或非門是基本電路形式，而或門可由或非門和反相器組合而成。電路如下： 圖題3.6 NMOS構成的二輸入或門題3.7（略）題3.8（略）題3.9（略）題3.10請分析所示電路，寫出輸出L邏輯表達式。 題3.10圖 NMOS電路解：由電路的組成可以得到，A、B對應的工作管相并聯(lián)，再與C對應的工作管相串聯(lián)，由此得出： 第四章 組合邏輯電路4.1 內容提要及學習指導一邏輯函數(shù)的實現(xiàn)1用與非門實現(xiàn)邏輯函數(shù)2用或非門

22、實現(xiàn)邏輯函數(shù)3用與或非門實現(xiàn)邏輯函數(shù)4用異或門實現(xiàn)邏輯函數(shù)重點提示：實現(xiàn)邏輯函數(shù)的邏輯電路與邏輯函數(shù)表達式的形式相對應。用與非門、或非門、與或非門實現(xiàn)邏輯函數(shù)的關鍵是把邏輯是把邏輯函數(shù)轉換為“與非”、“或非”、“與或非”的形式。要注意的是異或門并不能實現(xiàn)所有的邏輯函數(shù)，對于某些特殊的邏輯函數(shù)用異或門實現(xiàn)非常簡單。二組合邏輯電路的分析組合邏輯電路的分析是指分析給定邏輯電路的邏輯功能。一般可以按一下步驟進行：（1） 由邏輯電路圖寫出邏輯表達式（2） 化簡表達式并列出真值表（3） 由真表歸納邏輯功能四組合邏輯電路設計1 組合邏輯電路設計過程 組合邏輯電路的設計是一個與電路分析相反的過程，它遵循的步驟

23、是：功能、真值表、表達式、化簡、邏輯電路圖。2 但輸出組合邏輯電路的設計3 多但輸出組合邏輯電路的設計五。組合邏輯電路的竟爭與冒險1 竟爭與冒險的產(chǎn)生 在實際邏輯電路中，由于邏輯門和導線延遲時間的影響，輸入信號通過不同途徑到達邏輯門的時間有先有后，這一現(xiàn)象稱為競爭。競爭產(chǎn)生錯誤的輸出，說明電路存在冒險。2 判別冒險判別冒險有代數(shù)法和卡諾圖法兩種方法。重點提示：用卡諾圖法判別冒險比較直觀，也方便采用冗余項消除冒險。3 消除冒險消除冒險一般有增加冗余項和加濾波電容兩種方法。六。中規(guī)模集成邏輯電路及其應用1 編碼器 編碼是指對一系列二值代碼中的每一個代碼賦予以固定的含義。在邏輯電路中，編碼器指的是將

24、有特定意義的輸入數(shù)字信號、文字符號信號等變成相對應的若干位二進制代碼形式輸出的組合邏輯電路。（4） 普通編碼器：只容許在一個輸入端加入有效輸入信號，否則編碼器的輸出就會產(chǎn)生混亂。（5） 優(yōu)先編碼器：容許同時在幾個輸入端加入有效輸入信號。根據(jù)規(guī)定的優(yōu)先順序，選擇其中相對優(yōu)先權最高的輸入信號進行編碼。74LS148是常見的八線-三線優(yōu)先編碼器。2 譯碼器 譯碼器是將每一組輸入代碼譯為一特定的輸出信號，以表示代碼原意的組合邏輯電路。譯碼是編碼的逆過程。常見的譯碼器可以分為兩類：（1） 變量譯碼器 雙二線-四線譯碼器74LS139，三線-八線譯碼器741LS38（2） 顯示譯碼器 74LS48顯示譯碼

25、器是把輸入的四位二進制數(shù)轉換為數(shù)碼管的七段信號，以實現(xiàn)數(shù)據(jù)顯示。重點提示：變量譯碼器的輸出端對應是輸入變量的全部最小項，故可以用譯碼器實現(xiàn)邏輯函數(shù)。3數(shù)據(jù)選擇器 數(shù)據(jù)選擇器也叫多路開關，即從一組輸入的數(shù)據(jù)信號中選出某一個信號傳輸?shù)捷敵龆恕?4LS153是一個雙4選1數(shù)據(jù)選擇器。重要提示：對于一個具有n個變量的邏輯函數(shù)，把n-1個變量作為數(shù)據(jù)選擇器的選擇控制信號，而將剩下的一個變量作為選擇器的數(shù)據(jù)輸入，可用四路數(shù)據(jù)選擇器實現(xiàn)三變量邏輯函數(shù)。4 數(shù)值比較器 數(shù)值比較器是一種能將兩個n位二進制數(shù)A、B進行比較，并判別其大小的組合邏輯電路。74LS85是四位數(shù)值比較器。5 奇偶檢驗器 74LS280是

26、一個9位奇偶發(fā)生/校驗器。4.2例題與解題指導例4.1 試分析圖示電路的邏輯功能，指出該電路的用途。 圖例4.1 例4.1邏輯電路解：根據(jù)給出的邏輯電路圖，可寫出Y2，Y1，Y0和D，C，B，A之間的邏輯函數(shù)式。 從上面的邏輯函數(shù)中很難看出該電路的邏輯功能和作用，需要轉換為用真值表表示的輸入輸出關系。表例4.1 圖例4.1 邏輯電路的真值表 輸入輸出 D C B A Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1

27、1 0 1 1 1 1 0 1 1 1 1 0 0 10 0 10 0 10 0 10 0 10 0 10 1 00 1 00 1 00 1 00 1 01 0 01 0 01 0 01 0 01 0 0 由真值表得出，當DCBA表示的二進制數(shù)數(shù)值小于等于5時，Y0為1，當這個二進制數(shù)在6和10之間時，Y1為1，而這個二進制數(shù)大于等于10時，Y2為1。因此，該電路可以用來判別四位二進制數(shù)數(shù)值得范圍。例4.2 四變量邏輯函數(shù)，試分別用最少的與非門，與或非門和或非門實現(xiàn)，畫出相應的邏輯電路圖。解：用不同的邏輯門實現(xiàn)邏輯函數(shù)，即要求把邏輯表達式轉換成與要求的邏輯門相應的形式。一般要求用最少數(shù)目的門實

28、現(xiàn)，則表達式應為最簡式。函數(shù)的最簡與非-與非、與或非、或非-或非式，可以用公式對邏輯表達式變換求出，也可以通過卡諾圖求得。圖例4.2 為函數(shù)Y的卡諾圖。 圖例4.2（a）函數(shù)Y的卡諾圖 按最小項合并的方法，對最小項為1的方塊畫圈合并，可得函數(shù)的最簡與或式。對上式去兩次反，在經(jīng)摩根定理變換可得與非-與非式。按最小項合并的方法，對最小項為0的方塊畫圈合并，可得反函數(shù)的最簡與或式。再取一次反，即得與或非式。 按最大項合并的方法，對最大項為0的方塊畫圈合并，可得函數(shù)的最簡或與式。 對上式取兩次反號，再經(jīng)磨根定理變換，可得或非-或非式。 圖例4.2（b）為根據(jù)以上表達試分別用與非門、與或非門、或非門實現(xiàn)

29、的邏輯電路圖。 圖例4.2 用不同邏輯門實現(xiàn)的邏輯電路例4.3 試用與非門設計一個三變量表決器。A、B、C三者中多數(shù)同意提案被通過，否則提案不被通過。解：（方法1）同意用1表示，不同意用0表示；通過用1表示，不通過用0表示。根據(jù)設計要求按上述賦值規(guī)定列出真值表如表例4.3(a)。通過卡諾圖化簡時，可由真值表直接填卡諾圖如圖例4.3（a）?；喓蟮玫竭壿嫳磉_式的最簡與或式，然后轉為與非-與非式。最后根據(jù)表達式畫出電路圖。表例4.3（a）方法一的真值表 A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1圖例

30、4.3（a）方法一的卡諾圖 圖例4.3（b）方法一的邏輯電路圖（方法2）同意用0表示，不同意用1表示；通過用0表示，不通過用1表示。根據(jù)設計要求按上述賦值規(guī)定列出真值表如表例4.3(b)。通過卡諾圖化簡時，可由真值表直接填卡諾圖如圖例4.3（c）?；喓蟮玫竭壿嫳磉_式的最簡與或式，然后轉為與非-與非式。最后根據(jù)表達式畫出電路圖。表例4.3（b）方法二的真值表A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 1 0 0 0圖例4.3（c）方法二的卡諾圖 圖例4.3（d）方法二的邏輯電路圖要點：進行邏輯設計時，不同的邏輯

31、賦值會得到不同的結果。結合本例可得一般組合邏輯電路設計的步驟如下。（6） 根據(jù)設計要求確定輸入、輸出邏輯變量；（7） 確定輸入、輸出變量0、1的含義；（8） 列出函數(shù)真值表；（9） 按給定邏輯門的種類化簡函數(shù)為相應的最簡式；（10） 畫出邏輯電路圖。例4.4 二進制乘法電路的邏輯框圖如圖例4.4（a）。輸入量A1A0和B1B0為兩個二進制數(shù)，輸出量Y3Y2Y1Y0為兩個二進制數(shù)的乘積。畫出用與非門實現(xiàn)的電路。 圖例4.4（a） 二位乘法器邏輯框圖解：按組合邏輯電路的一般設計步驟。確定輸入、輸出量，列真值表，化簡得到相應的表達式，最后畫出邏輯電路圖。根據(jù)乘法規(guī)則，得真值表如表例4.4。 表例4.

32、4乘法電路真值表 A1 A0 B1 B0 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 1 1 0 1 1 0 1 0 0 1 由真值表，畫函數(shù)Y3Y

33、0的卡諾圖并化簡，得Y3Y0的邏輯表達式 與非門實現(xiàn)的電路如圖例4.4（b） 圖例4.4 （b）用與非門實現(xiàn)的乘法器邏輯電路例4.5 已知邏輯函數(shù)（1） 試用最少數(shù)目的與非門設計此電路，并畫出相應的電路圖；（2） 在用最少數(shù)目的與非門設計此電路時分析電路險象可能出現(xiàn)在什么時刻；（3） 若采用增加冗余項方法消除上述險象，電路應作何改動？畫出改動后的電路圖。解：（1）用與非門實現(xiàn)的邏輯電路按組合邏輯電路的設計過程，先畫出的函數(shù)Y的卡諾圖，再根據(jù)要求門電路的種類將函數(shù)化簡為相應的最簡式，最后畫邏輯電路圖。函數(shù)Y的卡諾圖如圖例4.5（a）。用與非門實現(xiàn)的電路如圖例4.5（b） 圖例4.5（a）函數(shù)Y的

34、卡諾圖 圖例4.5（b）與非門實現(xiàn)的邏輯電路（2）電路險象出現(xiàn)時刻的分析判斷電路是否存在現(xiàn)象以及現(xiàn)象出現(xiàn)的時刻的一種方法是通過函數(shù)卡諾圖上畫圈的情況來判定。若有相鄰圈存在，則電路可能出現(xiàn)冒險現(xiàn)象，且通過相鄰圈的位置可確定冒險現(xiàn)象出現(xiàn)的時刻。根據(jù)圖例4.5（a）函數(shù)Y的卡諾圖分析，函數(shù)Y盡管只有三個圈組成，卻出現(xiàn)了三處相鄰的情況，分別為圈和相鄰圈和相鄰圈和相鄰于是電路在下述三種情況下都有可能出現(xiàn)冒險現(xiàn)象。 A=D=0，C=1，B變化時 A=B=1，D=0，C變化時 B=C=D=0，A變化時由以上分析可知，函數(shù)Y如采用圖例4.5（b）的方式實現(xiàn)時，有三種情況可能會在輸出端出現(xiàn)冒險現(xiàn)象。（3）用冗余

35、項消除險象 消除組合邏輯電路險象的方法有多種，而采用增加冗余項的方法則是其中的一種方法。增加冗余項肯定會使函數(shù)或電路變復雜，但引入冗余項消除險象可以提高電路的可靠性。通常冗余項的確定是在卡諾圖上進行的，在卡諾圖上出現(xiàn)險象的位置（即相鄰圈相切的地方）增設冗余項。本例中，在圖例4.5（a）所示的卡諾圖中，在 圈和相鄰圈和相鄰圈和相鄰的位置處，分別增設冗余項，這樣電路在上述分析的三種情況下，在B，C，A變化時都不會有險象出現(xiàn)，因為在上述三種情況出現(xiàn)時，電路的輸出Y恒為高電平。 引入冗余項后的電路輸出函數(shù)Y的邏輯表達式為 圖例4.5（c）所示電路即為引入冗余項后函數(shù)Y的邏輯電路。 圖例4.5（c）引入

36、引入冗余項的函數(shù)Y的邏輯電路例4.6 8線-3線優(yōu)先編碼器74LS148組成電路如圖例4.6所示。說明圖例4.6電路的邏輯功能。 圖例4.6 74LS148構成的邏輯電路解：分析此類電路首先要理解74LS148的邏輯功能表。圖例電路中是兩片74LS148的串聯(lián)，芯片（）的端直接接地，端接芯片（）的端，表明芯片（）有更高的優(yōu)先編碼權。若芯片（）有編碼信號輸入，則芯片（）被封鎖。只有當芯片（）無編碼信號輸入時，芯片（）的出現(xiàn)低電平，使芯片（）的，芯片（）才能實現(xiàn)編碼。兩個芯片每片有8個輸入端，構成16個輸入。從電路輸出看，芯片（）的端接有反相器，只要芯片（）有編碼信號（中只要有一個為0），則，輸出

37、。而兩片的均經(jīng)由與非門變成的輸出，和高位一起構成四位原碼輸出。由此可以看出該電路是8線-3先編碼器擴展成的16線-4線優(yōu)先編碼器。例4.7 試利用3線-8線譯碼器74LS138設計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為 解：由3線-8線譯碼器的邏輯圖可以看出，當控制端S=1時，若將A2、A1、A0作為三個輸入邏輯變量，則8個輸出端給出的就是這3個輸入變量的全部最小項。利用附加的門電路將這些最小項適當?shù)亟M合起來，可以產(chǎn)生任何形式的三變量邏輯函數(shù)。首先將給定的邏輯函數(shù)化為最小項之和的形式，得到 只要令74LS138的輸入A2=A，A1=B，A0=C，則它的輸出就是上式中的。由于這些最小項是以

38、反函數(shù)形式給出的，所以要把函數(shù)表達式變換為的函數(shù)形式 根據(jù)上式，只要在74LS138的輸出端加四個與非門，即可實現(xiàn)所要求的邏輯函數(shù)。如圖例4.7.圖例4.7 用譯碼器和與非門實現(xiàn)的邏輯函數(shù)要點：對于n位二進制譯碼器，由于給出了n變量的全部最小項，因而用n變量二進制譯碼器和或門（譯碼器的輸出委員函數(shù)）或者與非門（譯碼器的輸出違反函數(shù)）就可以獲得任何形式輸入變量不大于n的邏輯函數(shù)。例4.8 8選1數(shù)據(jù)選擇器74LS151組成圖例4.8所示電路。分析電路功能，寫出電路輸出函數(shù)的邏輯表達式。 圖例4.8 74LS151實現(xiàn)四變量邏輯函數(shù)解：根據(jù)8選1數(shù)據(jù)選擇器的功能，在使能端，數(shù)據(jù)選擇器的輸出和的關系

39、為 因此，若將數(shù)據(jù)選擇器的數(shù)據(jù)輸入端和地址輸入端視為邏輯變量，選擇器的輸出即為輸入變量的函數(shù)。這樣，用數(shù)據(jù)選擇器可以實現(xiàn)各種邏輯函數(shù)。通常4選1數(shù)據(jù)選擇器可以實現(xiàn)三變量函數(shù)，8選1數(shù)據(jù)選擇器可以實現(xiàn)四變量邏輯函數(shù)。根據(jù)圖例4.8所示電路，函數(shù)Y應為 43習題選解題4.1（略）題4.2（略）題4.3試分析題圖（a）、（b）、（c）所示電路的邏輯功能。題4.3 圖解：對邏輯電路的分析方法基本上是一樣的。先寫出邏輯表達式并化簡，由化簡后的邏輯表達式得出真值表。通過真值表上反映的輸入、輸出關系進一步推出電路的功能。（a）由邏輯電路圖可寫出輸出變量的邏輯表達式為 本題所得的表達式非常簡單，可以看出該邏輯電路實現(xiàn)“與”的功能。（b）由邏輯電路圖可寫出輸出變量的邏輯表達式為（c）由邏輯電路圖可寫出輸出變量的邏輯表達式為 由邏輯表達式得真值表如表題4.1（c）。 表題4.3（c）真值表 A B L 0 0 0 1 1 0 1 1 1 0 0 1由真值表可以看出，A、B相同時，輸出L為1，A、B不同時輸出為0。所以該電路是一個兩個一位二進制數(shù)的比較器。題4.4設A、B、C、D是一個8421BCD碼的四位，若此碼表示的數(shù)字x符合下列條件，輸出F為1，否則輸出為0，請用與“非門”實現(xiàn)此邏輯電路。 （1） （2）或 解：設輸入邏輯變量A、B、C、D分別表