電子技術(shù)(數(shù)字部分)任希主編 第3章組合邏輯電路

1、電子技術(shù)電子技術(shù)（數(shù)字部分）（數(shù)字部分）第第3章章 組合邏輯電路組合邏輯電路3.1 組合邏輯電路分析3.2 組合邏輯電路設(shè)計(jì)3.3 典型組合邏輯集成電路21112221212( ,)( ,)( ,)nnmmnyf a aayfa aayfa aa特點(diǎn)：特點(diǎn)：電路由電路由邏輯門(mén)邏輯門(mén)構(gòu)成；構(gòu)成；不含記憶元件；不含記憶元件；輸出輸出無(wú)反饋無(wú)反饋到輸入的回路；到輸入的回路；輸出與電路輸出與電路原來(lái)狀態(tài)無(wú)關(guān)。原來(lái)狀態(tài)無(wú)關(guān)。33.1 組合邏輯電路分析組合邏輯電路分析組合邏輯電路分析步驟如下：組合邏輯電路分析步驟如下： 1根據(jù)邏輯電路，從輸入到輸出，寫(xiě)出各級(jí)根據(jù)邏輯電路，從輸入到輸出，寫(xiě)出各級(jí)邏輯函數(shù)表達(dá)

2、式，直到寫(xiě)出最后輸出端與輸入邏輯函數(shù)表達(dá)式，直到寫(xiě)出最后輸出端與輸入信號(hào)的邏輯函數(shù)表達(dá)式；信號(hào)的邏輯函數(shù)表達(dá)式； 2將各邏輯函數(shù)表達(dá)式化簡(jiǎn)和變換，將各邏輯函數(shù)表達(dá)式化簡(jiǎn)和變換，以以得到得到最簡(jiǎn)單的表達(dá)式；最簡(jiǎn)單的表達(dá)式； 3根據(jù)簡(jiǎn)化后的邏輯表達(dá)式列出真值表；根據(jù)簡(jiǎn)化后的邏輯表達(dá)式列出真值表； 4根據(jù)真值表和邏輯表達(dá)式對(duì)邏輯電路分析，根據(jù)真值表和邏輯表達(dá)式對(duì)邏輯電路分析，最后確定其功能。最后確定其功能。4分析已知邏輯電路功能A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表 因此該電路為少數(shù)服從多數(shù)電路，稱(chēng)表決電路

3、。解：（1）由電路圖得邏輯表達(dá)式（2）由邏輯表達(dá)式得真值表ACBCABACBCABF （3）功能分析：多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出 F為0。例 試分析右圖所示邏輯電路的功能。&ABCF5 B A 1 C Y X Z 1 1 & & & & & & 例例 試分析下圖所示組合邏輯電路的邏輯功能。試分析下圖所示組合邏輯電路的邏輯功能。解：解：1 1、根據(jù)邏輯電路寫(xiě)出各輸出端的邏輯表達(dá)式，并進(jìn)行化、根據(jù)邏輯電路寫(xiě)出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)和變換。簡(jiǎn)和變換。X = ABABAY CACAZ 62 2、列寫(xiě)真值表、列寫(xiě)

4、真值表BABA CACA X = A真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010BABAY CACAZ 7這個(gè)電路邏輯功能是對(duì)輸入這個(gè)電路邏輯功能是對(duì)輸入的二進(jìn)制碼求反碼。最高位為的二進(jìn)制碼求反碼。最高位為符號(hào)位，符號(hào)位，0表示正數(shù)，表示正數(shù)，1表示負(fù)表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。礎(chǔ)上逐位求反。3、確定電路邏輯功能、確定電路邏輯功能真值表 1 1 1 0 1 1 1 0 1

5、 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A00001111001111000101101083.2 組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì)的一般步驟如下：組合邏輯電路設(shè)計(jì)的一般步驟如下： 1邏輯抽象邏輯抽象（l）設(shè)置變量。）設(shè)置變量。（2）狀態(tài)賦值。）狀態(tài)賦值。（3）列真值表。）列真值表。 2寫(xiě)出邏輯表達(dá)式寫(xiě)出邏輯表達(dá)式 3選器件類(lèi)型選器件類(lèi)型 4邏輯函數(shù)化簡(jiǎn)或變換邏輯函數(shù)化簡(jiǎn)或變換 5畫(huà)出邏輯電路圖畫(huà)出邏輯電路圖9輸入變量輸入變量例例3.2.1 設(shè)計(jì)一個(gè)邏輯電路供三人表決使用。原則是少數(shù)服從設(shè)計(jì)一個(gè)邏輯電路供三人表決使用。原則是少數(shù)服從多數(shù)

6、。多數(shù)。ABCF00000100110111100101011111011000三個(gè)人意見(jiàn)分別用邏輯變量三個(gè)人意見(jiàn)分別用邏輯變量A、B、C表示表示表決結(jié)果用邏輯變量表決結(jié)果用邏輯變量F表示表示同意為邏輯同意為邏輯1，不同意為邏輯，不同意為邏輯0。表決通過(guò)為邏輯表決通過(guò)為邏輯1，不通過(guò)為邏輯，不通過(guò)為邏輯0。2.真值表真值表3.邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式F= ABC+ABC+ABC +ABC1011111010111111輸出變量輸出變量解：解：1.邏輯抽象邏輯抽象104.邏輯圖邏輯圖F= ABC+ABC+ABC +ABCABF CAB CAB CAB C1 FABBCACAB BC AC化簡(jiǎn)

7、變換化簡(jiǎn)變換&ABCF11例例 某火車(chē)站有特快、直快和慢車(chē)三種類(lèi)型的客運(yùn)列車(chē)進(jìn)出，某火車(chē)站有特快、直快和慢車(chē)三種類(lèi)型的客運(yùn)列車(chē)進(jìn)出，試用兩輸入與非門(mén)和反相器設(shè)計(jì)一個(gè)指示列車(chē)等待進(jìn)站的邏試用兩輸入與非門(mén)和反相器設(shè)計(jì)一個(gè)指示列車(chē)等待進(jìn)站的邏輯電路，輯電路，3 3個(gè)指示燈一、二、三號(hào)分別對(duì)應(yīng)特快、直快和慢車(chē)。個(gè)指示燈一、二、三號(hào)分別對(duì)應(yīng)特快、直快和慢車(chē)。列車(chē)的優(yōu)先級(jí)別依次為特快、直快和慢車(chē)，要求當(dāng)特快列車(chē)列車(chē)的優(yōu)先級(jí)別依次為特快、直快和慢車(chē)，要求當(dāng)特快列車(chē)請(qǐng)求進(jìn)站時(shí)，無(wú)論其它兩種列車(chē)是否請(qǐng)求進(jìn)站，一號(hào)燈亮。請(qǐng)求進(jìn)站時(shí)，無(wú)論其它兩種列車(chē)是否請(qǐng)求進(jìn)站，一號(hào)燈亮。當(dāng)特快沒(méi)有請(qǐng)求，直快請(qǐng)求進(jìn)站時(shí)，無(wú)

8、論慢車(chē)是否請(qǐng)求，二當(dāng)特快沒(méi)有請(qǐng)求，直快請(qǐng)求進(jìn)站時(shí)，無(wú)論慢車(chē)是否請(qǐng)求，二號(hào)燈亮。當(dāng)特快和直快均沒(méi)有請(qǐng)求，而慢車(chē)有請(qǐng)求時(shí)，三號(hào)號(hào)燈亮。當(dāng)特快和直快均沒(méi)有請(qǐng)求，而慢車(chē)有請(qǐng)求時(shí)，三號(hào)燈亮。燈亮。12解：解：1、邏輯抽象、邏輯抽象。輸入信號(hào)輸入信號(hào): I0、I1、I2分別為特快、直快和慢車(chē)的進(jìn)站請(qǐng)求信號(hào)且分別為特快、直快和慢車(chē)的進(jìn)站請(qǐng)求信號(hào)且有進(jìn)站請(qǐng)求時(shí)為有進(jìn)站請(qǐng)求時(shí)為1，沒(méi)有請(qǐng)求時(shí)為，沒(méi)有請(qǐng)求時(shí)為0。輸出信號(hào)輸出信號(hào): L0、L1、L2分別為分別為3個(gè)指示燈的狀態(tài)，且燈亮為個(gè)指示燈的狀態(tài)，且燈亮為1，燈，燈滅為滅為0。輸輸 入入輸輸 出出I0I1I2L0L1L200000011000101000100

9、1根據(jù)題意列出真值表根據(jù)題意列出真值表2、寫(xiě)出各輸出邏輯表達(dá)式。、寫(xiě)出各輸出邏輯表達(dá)式。101IIL 2102IIIL L0 = I013輸輸 入入輸輸 出出I0I1I2L0L1L2000000110001010001001真值表真值表2、 根據(jù)真值表寫(xiě)出各輸出邏輯表達(dá)式。根據(jù)真值表寫(xiě)出各輸出邏輯表達(dá)式。101IIL 2102IIIL L0 = I000IL 101IIL 2102IIIL 3、 根據(jù)要求將上式變換為與非形式根據(jù)要求將上式變換為與非形式14 I0 L0 L1 I1 I2 L2 & 1 1 1 & & 1 1 4、 根據(jù)輸出邏輯表達(dá)式畫(huà)出邏輯圖。根據(jù)輸出邏

10、輯表達(dá)式畫(huà)出邏輯圖。00IL 101IIL 2102IIIL 15例例3.2.2 試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn)位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼?？梢圆捎萌魏芜壿嬮T(mén)電路來(lái)實(shí)現(xiàn)。制碼。可以采用任何邏輯門(mén)電路來(lái)實(shí)現(xiàn)。解：解：(1) 明確邏輯功能，列出真值表。明確邏輯功能，列出真值表。設(shè)輸入變量為設(shè)輸入變量為G3、G2、G1、G0為格雷碼，為格雷碼，當(dāng)輸入格雷碼按照從當(dāng)輸入格雷碼按照從0到到15遞增排序時(shí)，遞增排序時(shí)，可列出邏輯電路真值表可列出邏輯電路真值表輸出變量輸出變量B3、B2、B1和和B0為自然二進(jìn)制碼。為自然二進(jìn)制碼。160 1 1 10 1 0 00

11、1 1 00 1 0 10 1 0 10 1 1 10 1 0 00 1 1 00 0 1 10 0 1 00 0 1 00 0 1 10 0 0 10 0 0 10 0 0 00 0 0 0B3 B2 B1 B0G3 G2 G1 G0輸輸 出出輸輸 入入1 1 1 11 0 0 01 1 1 01 0 0 11 1 0 11 0 1 11 1 0 01 0 1 01 0 1 11 1 1 01 0 1 01 1 1 11 0 0 11 1 0 11 0 0 01 1 0 0B3 B2 B1 B0G3 G2 G1 G0輸輸 出出輸輸 入入邏輯電路真值表邏輯電路真值表17 0 0 0 0 0 0

12、 0 0 1 1 1 1 1 1 1 1 B3 G0 G2 G3 G1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B2 G0 G2 G3 G1 (2) 畫(huà)出各輸出函數(shù)的卡諾圖，并化簡(jiǎn)和變換。畫(huà)出各輸出函數(shù)的卡諾圖，并化簡(jiǎn)和變換。33GB 2B 2G3G2G3G18 2G3G1B 1G 2G3G1G2G3G1G 2G3G1G(2G3G) ) 2G3G1G 2G3G) ) 2G3G1G 3G2G 1G0B 3G2G 1G 0G 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 B1 B0 G2 G3 G1 0 1 0 1 1 0 1 0 0 1 0 1 1 0

13、1 0 B0 G0 G2 G3 G1 19(3) 根據(jù)邏輯表達(dá)式，畫(huà)出邏輯圖根據(jù)邏輯表達(dá)式，畫(huà)出邏輯圖 =1 B0 B1 B2 B3 G0 G1 G2 G3 =1 =1 203.3 典型組合邏輯集成電路典型組合邏輯集成電路3.3.1 編碼器3.3.2 譯碼器3.3.3 數(shù)據(jù)選擇器3.3.4 數(shù)值比較器3.3.5 算術(shù)運(yùn)算電路213.3.1 編碼器22 用文字、數(shù)碼等字符表示特定對(duì)象的過(guò)程稱(chēng)為編碼。在數(shù)字系統(tǒng)中，常采用多位二進(jìn)制數(shù)碼的組合對(duì)具有某種特定含義的信號(hào)進(jìn)行編碼。完成編碼功能的邏輯部件稱(chēng)為編碼器。 編碼器有若干個(gè)輸入，對(duì)每一個(gè)有效的輸入信號(hào)，給予電平信號(hào)的形式表示的特定對(duì)象，產(chǎn)生唯一的一

14、組二進(jìn)制代碼與之對(duì)應(yīng)。編碼器是一個(gè)多輸入、多輸出電路，m個(gè)輸入信號(hào)，需要n位二進(jìn)制編碼，顯然m應(yīng)不大于2n。能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。如如8線(xiàn)線(xiàn)-3線(xiàn)編碼器：將線(xiàn)編碼器：將8個(gè)輸入的信號(hào)分別編成個(gè)輸入的信號(hào)分別編成 8個(gè)個(gè)3位二進(jìn)位二進(jìn)制數(shù)碼制數(shù)碼輸出。輸出。如如BCD編碼器：將編碼器：將10個(gè)編碼輸入信號(hào)分別編成個(gè)編碼輸入信號(hào)分別編成10個(gè)個(gè)4位碼位碼輸出。輸出。編碼器的邏輯功能編碼器的邏輯功能：23編碼器的分類(lèi)：普通編碼器和優(yōu)先編碼器。編碼器的分類(lèi)：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編

15、碼信號(hào)，否則普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。24二進(jìn)制編碼器的結(jié)構(gòu)框圖二進(jìn)制編碼器的結(jié)構(gòu)框圖一、二進(jìn)制編碼器一、二進(jìn)制編碼器I0 I1 Yn-1 Y0 Y1 1n2 - -I二進(jìn)制二進(jìn)制 編碼器編碼器 2n個(gè)個(gè) 輸入輸入 n位二進(jìn)位二進(jìn)制碼輸出制碼輸出

16、 25(1) 4線(xiàn)線(xiàn)2線(xiàn)二進(jìn)制編碼器線(xiàn)二進(jìn)制編碼器1000010000100001Y0Y1I3I2I1I0 （2）邏輯功能表）邏輯功能表編碼器的輸入為高電平有效。編碼器的輸入為高電平有效。 Y1 Y0 I0 I1 I2 I3 （a）邏輯框圖）邏輯框圖4輸輸入入二進(jìn)制碼輸二進(jìn)制碼輸出出11011000321032100321032101IIIIIIIIYIIIIIIIIY 2610 1 2 30 1 2 300 1 2 30 1 2 3YI I I II I I IYI I I II I I I I0 I1 I2 I3 1 1 1 1 & & & 1 Y0 Y1 &

17、; 1 27當(dāng)所有的輸入都為當(dāng)所有的輸入都為1時(shí)，時(shí)，Y1Y0 = ？Y1Y0 = 00無(wú)法輸出有效編碼。無(wú)法輸出有效編碼。結(jié)論：普通編碼器不能同時(shí)輸入兩個(gè)已上的有效編碼信號(hào)結(jié)論：普通編碼器不能同時(shí)輸入兩個(gè)已上的有效編碼信號(hào) I0 I1 I2 I3 1 1 1 1 & & & 1 Y0 Y1 & 1 I2 = I3 = 1 , I1= I0= 0時(shí)，時(shí)，Y1Y0 = ？ Y1Y0 = 0028 二、優(yōu)先編碼器二、優(yōu)先編碼器 優(yōu)先編碼器的提出：優(yōu)先編碼器的提出： 實(shí)際應(yīng)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。實(shí)際應(yīng)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。

18、必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級(jí)別。即優(yōu)先級(jí)別。 識(shí)別多個(gè)編碼請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行相應(yīng)編碼的邏輯識(shí)別多個(gè)編碼請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行相應(yīng)編碼的邏輯部件稱(chēng)為優(yōu)先編碼器。部件稱(chēng)為優(yōu)先編碼器。29(1)優(yōu)先編碼器線(xiàn)優(yōu)先編碼器線(xiàn)(42 線(xiàn)優(yōu)先編碼器線(xiàn)優(yōu)先編碼器)功能表功能表輸輸 入入輸輸 出出I0I1I2I3Y1Y0100000100011010111高高低低邏輯表達(dá)式邏輯表達(dá)式邏輯電路（略）邏輯電路（略）輸入編碼信號(hào)高電平有效，輸出為二進(jìn)制代碼輸入編碼信號(hào)高電平有效，輸出為二進(jìn)制代碼輸入編碼信號(hào)優(yōu)先級(jí)從高到低為輸

19、入編碼信號(hào)優(yōu)先級(jí)從高到低為I0I3輸入為編碼信號(hào)輸入為編碼信號(hào)I3 I0 輸出為輸出為Y1 Y03321IIIY+=33210IIIIY+=308線(xiàn)線(xiàn)3線(xiàn)優(yōu)先編碼器線(xiàn)優(yōu)先編碼器74148編碼輸入編碼輸入I0I1I2I3I4I5I6I7使能輸入使能輸入S使能輸出使能輸出YS擴(kuò)展輸出擴(kuò)展輸出YEX編碼輸出編碼輸出Y0Y1Y2(2)集成電路編碼器集成電路編碼器317I0I2Y0Y：編碼輸出端。：編碼輸出端。SSS：使能輸入端；：使能輸入端；時(shí)，編碼，時(shí)，編碼，時(shí)，禁止編碼。時(shí)，禁止編碼。sYS：使能輸出端，編碼狀態(tài)下（：使能輸出端，編碼狀態(tài)下（=0=0），），若無(wú)輸入信號(hào)，若無(wú)輸入信號(hào)，sY=0=0

20、。EXYS：擴(kuò)展輸出端，編碼狀態(tài)下（：擴(kuò)展輸出端，編碼狀態(tài)下（=0=0），），若有輸入信號(hào)，若有輸入信號(hào)，EXY=0=0。管腳定義：管腳定義：輸入，低電平有效，優(yōu)先級(jí)別依次為：輸入，低電平有效，優(yōu)先級(jí)別依次為0I7I。32優(yōu)先編碼器優(yōu)先編碼器CD4532的示意框圖、引腳圖的示意框圖、引腳圖 CD4532 I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EI EO GS 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 I4 I5 I6 I7 EI Y2 Y1 GND VCC EO GS I3 I2 I1 I0 Y0 33 I2 1 1 1 1 1

21、1 1 1 1 1 1 & & 1 & 1 & & 1 & 1 GS 1 E1 1 & I1 I7 I6 I5 I4 I3 I0 EI Y2 Y1 Y0 CD4532電路圖34 優(yōu)先編碼器優(yōu)先編碼器CD4532功能表功能表輸輸 入入輸輸 出出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLHLLLLLLLHLLLHL35用二片用二片CD4532構(gòu)成構(gòu)成1

22、616線(xiàn)線(xiàn)-4-4線(xiàn)優(yōu)先編碼器線(xiàn)優(yōu)先編碼器, ,其邏輯圖如下其邏輯圖如下圖所示，試分析其工作原理。圖所示，試分析其工作原理。 。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 00 0 0 0 0 0無(wú)編碼輸出無(wú)編碼輸

23、出036。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 11 0 0 0 00若無(wú)有效電平輸入若無(wú)有效電平輸入 0 1 1 1那塊芯片的優(yōu)先級(jí)高？那塊芯片的優(yōu)先級(jí)高？1若有效電平輸入若有效電平輸入37。 CD

24、4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 10 1 0 0 00若有效電平輸入若有效電平輸入 1 1 1 138三、二三、二十進(jìn)制編碼器十進(jìn)制編碼器將十進(jìn)制的十個(gè)數(shù)字09編成二進(jìn)制代碼的電路稱(chēng)為二十進(jìn)制編碼器，

25、即將代表十進(jìn)制數(shù)的十個(gè)輸入信號(hào)I9I0分別編成對(duì)應(yīng)的BCD碼輸出。常用的有高位優(yōu)先編碼功能的編碼器有74147、74LS147，也稱(chēng)為BCD碼輸出的10線(xiàn)4線(xiàn)優(yōu)先編碼器。393.3.2 譯碼器譯碼器譯碼器的分類(lèi)：譯碼器的分類(lèi)：變量譯碼器變量譯碼器顯示譯碼器顯示譯碼器譯碼譯碼：譯碼是編碼的逆過(guò)程，它能將二進(jìn)制碼翻譯成代表某譯碼是編碼的逆過(guò)程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào)。一特定含義的信號(hào)。( (即電路的某種狀態(tài)即電路的某種狀態(tài)) )1 1 譯碼器的概念與分類(lèi)譯碼器的概念與分類(lèi)譯碼器譯碼器：具有譯碼功能的邏輯電路稱(chēng)為譯碼器具有譯碼功能的邏輯電路稱(chēng)為譯碼器。40 譯碼器是多輸入、多輸出

26、電路，對(duì)于譯碼器每一組輸入編碼，在若干個(gè)輸出端中僅有一個(gè)端輸出有效電平，其余輸出端皆處于無(wú)效電平，這類(lèi)譯碼器稱(chēng)為變量譯碼器。假設(shè)一個(gè)變量譯碼器有n個(gè)二進(jìn)制輸人信號(hào)和m個(gè)輸出信號(hào)，如果m=2n，就稱(chēng)為二進(jìn)制全譯碼器，常見(jiàn)的二進(jìn)制全譯碼器有2線(xiàn)4線(xiàn)譯碼器、3線(xiàn)8線(xiàn)譯碼器、4 線(xiàn)16線(xiàn)譯碼器等。如果m =1，表示，表示A大于大于BFBABA=FBAABBA+=FBA=一位數(shù)值比較器真值表一位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸輸 出出輸輸 入入682. 多位比較器多位比較器 在比較兩個(gè)多位數(shù)的大小時(shí)，自高向低地逐位比較，只能在比較兩個(gè)多位數(shù)的大小時(shí)，自高向低地

27、逐位比較，只能在高位相等時(shí)，才需要比較低位。在高位相等時(shí)，才需要比較低位。 69兩位數(shù)值比較器邏輯圖兩位數(shù)值比較器邏輯圖 A1 B1 A0 B0 1位位數(shù)數(shù)值值比比較較器器 1位位數(shù)數(shù)值值比比較較器器 A1B1 A1=B1 A1B1 A0B0 A0=B0 A0B0 G1 G2 & & G3 & 1 1 FAB FA=B FAB FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2

28、A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBA FBA 高位片輸出低位片 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 0 1 0 FAB FA=B FAB B3A3B0A0B7A7B4A473用兩用兩片片74LS85組成組成16位數(shù)值比較器（串聯(lián)位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。擴(kuò)展方式）。 A0 B0 A1 B1

29、 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 高位片 輸出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12 0 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2

30、A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 采用串聯(lián)擴(kuò)展方式采用串聯(lián)擴(kuò)展方式數(shù)值比較器數(shù)值比較器74用用7 74LS85組成組成1616位數(shù)值比較器的并聯(lián)擴(kuò)展方式。位數(shù)值比較器的并聯(lián)擴(kuò)展方式。 A0 B0 A12 B12 IAB IA=B IAB FAB FAB C3 A1 B1 A2 B2 A3 B3 A15 B15 A8 B8 A0 B0 IAB IA=B IAB FAB FAB C2 A1 B1 A2 B2 A3 B3 A4 B4 A0 B0 A0 B0 IAB IA=B IAB

31、 FAB FAB C1 A1 B1 A2 B2 A3 B3 A0 B0 IAB IA=B IAB FAB FAB C0 A1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3 A0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 FAB FAB FA=B C4 IAB IA=B IAB B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出輸出753.3.5 算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路76一、半加器和全加器一、半加器和全加器1半加器 不考慮來(lái)自低位的進(jìn)位的兩個(gè)1位二進(jìn)制數(shù)相加稱(chēng)為半加器。 2全加器 在多位數(shù)加法運(yùn)算時(shí)，除最低位外，其他各

32、位都需要考慮低位送來(lái)的進(jìn)位 。=1A&BSCCSBACOBiCi+1SiCiAiCOCI（1 1） 1 1位半加器（位半加器（Half Adder） 不考慮低位進(jìn)位，將兩個(gè)不考慮低位進(jìn)位，將兩個(gè)1 1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 邏輯表達(dá)式邏輯表達(dá)式1000C011110101000SBA 半加器的真值表半加器的真值表 A B =1 & C=AB BAS BABAS C = AB 邏輯圖77（2 2） 全加器（全加器（Full Adder） 1110100110010100全加器真值表全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低

33、位來(lái)的進(jìn)位信號(hào)相加，全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110010100000CSCBA78iiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC S A B Ci Co BA iCBA AB i)(CBA 1 CO CO A B S CO Ci C O C I 于是可得全加器的邏輯表達(dá)式為于是可得全加器的邏輯表達(dá)式為79加法器的應(yīng)用加法器的應(yīng)用1110100110010100全加器真值表全加器真值表 111011101001110010100000CSCBAABC有奇數(shù)個(gè)有奇數(shù)個(gè)1時(shí)時(shí)S為為1；ABC有偶數(shù)個(gè)有偶數(shù)個(gè)1和全為和全為0時(shí)時(shí)S為為0。-用全加器組成三位二進(jìn)制代碼用全加器組成三位二進(jìn)制代碼奇偶校驗(yàn)器奇偶校驗(yàn)器80串行進(jìn)位加法器串行進(jìn)位加法器如圖：用全加器實(shí)現(xiàn)如圖：用全加器實(shí)現(xiàn)4位二進(jìn)位二進(jìn)制數(shù)相加。制數(shù)相加。低位全加器進(jìn)位輸出低位全加器進(jìn)位輸出高位全加器進(jìn)位輸入高位全加器進(jìn)位輸入注意：CI0=0和和