第四章 CMOS數(shù)字集成電路

1、電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1第四章第四章 CMOS數(shù)字集成電路單元數(shù)字集成電路單元 MOS集成電路具有集成度高、功集成電路具有集成度高、功耗低的特點(diǎn)，是當(dāng)今大規(guī)模集成電路的耗低的特點(diǎn)，是當(dāng)今大規(guī)模集成電路的主流產(chǎn)品，尤其是主流產(chǎn)品，尤其是CMOS集成電集成電路。路。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2基本知識(shí)提示：基本知識(shí)提示：NMOS PMOS 增強(qiáng)型增強(qiáng)型 耗盡型耗盡型 四端器件四端器件 MOS管的漏源電流管的漏源電流ID和柵源電壓和柵源電壓VGS、漏源電壓漏源電壓VDS

2、的關(guān)系？的關(guān)系？電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理TGSDSTGSDSVVV VVV 非飽和非飽和飽和飽和 V21V)VV(LWC)VV(LWC210I2DSDSTGSOXn2TGSOXnDNMOS截止截止飽和飽和非飽和非飽和基本知識(shí)提示：基本知識(shí)提示：NMOS PMOS 增強(qiáng)型增強(qiáng)型 耗盡型耗盡型 四端器件四端器件電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理 V21V)VV(LWC)VV(LWC210I2DSDSTGSOXn2TGSOXnDNMOS截止截止飽和飽和非飽和非飽和基本知識(shí)提示：基本知識(shí)提示：NMOS PMOS 增強(qiáng)型增強(qiáng)型 耗盡型耗盡型

3、四端器件四端器件溝道長度調(diào)制效應(yīng)溝道長度調(diào)制效應(yīng)(短溝效應(yīng)短溝效應(yīng)): 飽和區(qū)飽和區(qū))V1()VV(LWC21IDS2TGSOXD L1 電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良54-1 MOS傳輸門傳輸門 MOS傳輸門就是通過控制傳輸門就是通過控制MOS管管的導(dǎo)通和截止來實(shí)現(xiàn)信號(hào)的傳輸。結(jié)的導(dǎo)通和截止來實(shí)現(xiàn)信號(hào)的傳輸。結(jié)構(gòu)簡單，控制靈活，是組成構(gòu)簡單，控制靈活，是組成MOS電路電路的基本單元之一。的基本單元之一。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良6 思考題思考題1. NMOS傳輸門、傳輸

4、門、PMOS傳輸門、傳輸門、CMOS傳輸門各自的優(yōu)缺點(diǎn)是什么？傳輸門各自的優(yōu)缺點(diǎn)是什么？2.傳輸門的傳輸速度與哪些因素有關(guān)？傳輸門的傳輸速度與哪些因素有關(guān)？電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良74.1.1單溝傳輸門單溝傳輸門1. NMOS傳輸門傳輸門IOG“0”IOGG為為“1”電平時(shí)電平時(shí) NMOS開啟，傳送信號(hào)開啟，傳送信號(hào)G為為“0”電平時(shí)電平時(shí) NMOS管截止，不傳送信號(hào)。管截止，不傳送信號(hào)。 O點(diǎn)電容通過飽和導(dǎo)通的點(diǎn)電容通過飽和導(dǎo)通的NMOS管放電，管放電，NMOS管逐漸管逐漸進(jìn)入非飽和，放電加快，最進(jìn)入非飽和，放電加快，最終終O

5、點(diǎn)達(dá)到與點(diǎn)達(dá)到與I點(diǎn)相同的點(diǎn)相同的“0”。(1)由由I向向O傳送傳送“0”時(shí)時(shí)(假設(shè)假設(shè)O初始為初始為“1”)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良84.1.1 單溝傳輸門單溝傳輸門1. NMOS傳輸門傳輸門(續(xù)續(xù))“1”IOG O點(diǎn)電容通過飽和導(dǎo)通的點(diǎn)電容通過飽和導(dǎo)通的NMOS管充電，當(dāng)管充電，當(dāng)O點(diǎn)電位上點(diǎn)電位上升到比升到比G點(diǎn)電位低一個(gè)點(diǎn)電位低一個(gè)VTn時(shí)，時(shí)， NMOS管截止。即最終管截止。即最終O點(diǎn)達(dá)點(diǎn)達(dá)到的到的“1”比比G點(diǎn)的點(diǎn)的“1”低一個(gè)低一個(gè)VTn 。(2)由由I向向O傳送傳送“1”時(shí)時(shí)(假設(shè)假設(shè)O初始為初始為“0” )電子

6、科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良94.1.1 單溝傳輸門單溝傳輸門2. PMOS傳輸門傳輸門G為為“0”電平時(shí)電平時(shí) PMOS開啟，傳送信號(hào)開啟，傳送信號(hào)G為為“1”電平時(shí)電平時(shí) PMOS管截止，不傳送信號(hào)。管截止，不傳送信號(hào)。 O點(diǎn)電容通過飽和導(dǎo)通的點(diǎn)電容通過飽和導(dǎo)通的PMOS管充電，管充電，PMOS管逐漸管逐漸進(jìn)入非飽和，充電加快，最進(jìn)入非飽和，充電加快，最終終O點(diǎn)達(dá)到與點(diǎn)達(dá)到與I點(diǎn)相同的點(diǎn)相同的“1”。(1)由由I向向O傳送傳送“1”時(shí)時(shí)(假設(shè)假設(shè)O初始為初始為“0”)IOG“1”IOG電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成

7、電路設(shè)計(jì)原理2021-12-9 韓韓 良良104.1.1 單溝傳輸門單溝傳輸門2. PMOS傳輸門傳輸門(續(xù)續(xù)) O點(diǎn)電容通過飽和導(dǎo)通的點(diǎn)電容通過飽和導(dǎo)通的PMOS管放電，當(dāng)管放電，當(dāng)O點(diǎn)電位下降點(diǎn)電位下降到比到比G點(diǎn)電位高一個(gè)點(diǎn)電位高一個(gè)|VTp|時(shí)，時(shí)， PMOS管截止。即最終管截止。即最終O點(diǎn)達(dá)到點(diǎn)達(dá)到的的“0”比比G點(diǎn)的點(diǎn)的“0”高一個(gè)高一個(gè)|VTp| 。(2)由由I向向O傳送傳送“0”時(shí)時(shí)(假設(shè)假設(shè)O初始為初始為“1” )“0”IOG電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良114.1.2 CMOS傳輸門傳輸門O點(diǎn)電容通過飽和導(dǎo)通的點(diǎn)電

8、容通過飽和導(dǎo)通的NMOS管和管和PMOS管放電，管放電，NMOS管逐管逐漸進(jìn)入非飽和，漸進(jìn)入非飽和，PMOS管逐漸截管逐漸截止，最終止，最終O達(dá)到與達(dá)到與I相同的相同的“0”。(1)由由I向向O傳送傳送“0”(O初始為初始為“1” )OIGGG為為“0”電平、電平、G為為“1”電平時(shí)電平時(shí) NMOS、 PMOS管都截止。管都截止。G為為“1”電平時(shí)、電平時(shí)、G為為“0”電平電平 NMOS、 PMOS管都開啟。管都開啟。OIGG“0”電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良124.1.2 CMOS傳輸門傳輸門(續(xù)續(xù)) O點(diǎn)電容通過飽和導(dǎo)通的點(diǎn)電容

9、通過飽和導(dǎo)通的NMOS管和管和PMOS管充電，管充電，PMOS管逐漸進(jìn)入非飽和，管逐漸進(jìn)入非飽和，NMOS管逐漸截止，最終管逐漸截止，最終O達(dá)到與達(dá)到與I相同的相同的“1” 。(2)由由I向向O傳送傳送“1”(O初始為初始為“0” )OIGG“1”電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良134.1.3 MOS傳輸門的傳輸門的速度速度GViVoGViVoGnViVoGp MOS傳輸門的傳輸速度與傳輸門的傳輸速度與節(jié)點(diǎn)電容、前級(jí)驅(qū)動(dòng)能力、和自節(jié)點(diǎn)電容、前級(jí)驅(qū)動(dòng)能力、和自身身MOS管的管的W/L有關(guān)。有關(guān)。 對(duì)于自身來說，對(duì)于自身來說， W/L越大，

10、越大，導(dǎo)通電阻越小，傳輸速度越快。導(dǎo)通電阻越小，傳輸速度越快。 對(duì)于單溝傳輸門來說，傳送對(duì)于單溝傳輸門來說，傳送“1”和和“0”的速度不同，而對(duì)于的速度不同，而對(duì)于CMOS傳輸門可以達(dá)到相同。傳輸門可以達(dá)到相同。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良144.1.4 MOS傳輸門的特點(diǎn)傳輸門的特點(diǎn)1)NMOS傳輸門能可靠地快速傳送傳輸門能可靠地快速傳送“0”電平，電平，傳送傳送“1”電平時(shí)較慢，且有閾值損失；電平時(shí)較慢，且有閾值損失；2)PMOS傳輸門能可靠地快速傳送傳輸門能可靠地快速傳送“1”電平，電平，傳送傳送“0”電平時(shí)較慢，且有閾值損失

11、；電平時(shí)較慢，且有閾值損失；3)CMOS傳輸門能可靠地快速傳送傳輸門能可靠地快速傳送“1”電平和電平和“0”電平，但需要兩種器件和兩個(gè)控制信號(hào)電平，但需要兩種器件和兩個(gè)控制信號(hào)4)MOS傳輸門具有雙向傳輸性能傳輸門具有雙向傳輸性能電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良15作業(yè)作業(yè)( (不交不交) )1. NMOS傳輸門、傳輸門、PMOS傳輸門、傳輸門、CMOS傳輸門各自的優(yōu)缺點(diǎn)是什么？傳輸門各自的優(yōu)缺點(diǎn)是什么？電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良164-2靜態(tài)靜態(tài)MOS反相器反相器 MOS

12、反相器特性的分析是反相器特性的分析是MOS基基本邏輯門電路分析的重要基礎(chǔ)。本邏輯門電路分析的重要基礎(chǔ)。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良17 思考題思考題1. 各種各種MOS反相器的結(jié)構(gòu)有何不同？各自反相器的結(jié)構(gòu)有何不同？各自的優(yōu)缺點(diǎn)是什么？的優(yōu)缺點(diǎn)是什么？2.各種各種MOS反相器的輸出高低電平是多少？反相器的輸出高低電平是多少？分別受什么因素影響？分別受什么因素影響？3.什么叫有比電路？什么叫無比電路？什么叫有比電路？什么叫無比電路？4.各種各種MOS反相器的速度、功耗、噪聲容反相器的速度、功耗、噪聲容限分別受哪些因素影響？限分別受哪些

13、因素影響？電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良184.2.1 電阻負(fù)載電阻負(fù)載NMOS反相器反相器1. 結(jié)構(gòu)和工作原理結(jié)構(gòu)和工作原理VOH=VDD(VDDVOH)/RL=0Vi為低電平為低電平VOL時(shí)，時(shí)，MI截止截止Vi為高電平為高電平VOH時(shí)，時(shí)，MI非飽和非飽和(VDDVOL ) /RL =KI 2(VOH -VTI)VOL-VOL2 ViVoRLVDDMI VOL VDD 1+2KI RL(VOH VTI)其中其中:KI=WL( ) ox o2tox21 COXWL=電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理202

14、1-12-9 韓韓 良良194.2.1 電阻負(fù)載電阻負(fù)載NMOS反相器反相器2. 基本特性基本特性RL若?。喝粜。篤OL高，高，功耗大，功耗大， tr小小;W/L若小若小(即即KI小小)：VOL高，功高，功耗小耗小,，tf大。大。ViVoRLVDDMNRL減小VILVIHVOHVOLVoVi0 VOL VDD 1+2KI RL(VOH VTI)0VitVDD0VotVDD電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良20ViVoRLVDDMN（1）VOH=VDD（2）VOL VDD 1+2KI RL(VOH VTI)有比有比（3）RL占較大面積或采用

15、特殊工藝占較大面積或采用特殊工藝（4）上升速度慢上升速度慢（5）噪聲容限小噪聲容限?。?）靜態(tài)功耗大靜態(tài)功耗大4.2.1 電阻負(fù)載電阻負(fù)載NMOS反相器反相器2. 基本特性基本特性電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良21FRLVDDNMOSPDNIn1InNABnand2FRLVDDABF Fnor2RLVDDABFDECRLVDDaoi221ABFDCERLVDDoai324.2.1 電阻負(fù)載電阻負(fù)載NMOS反相器反相器3. 門電路結(jié)構(gòu)門電路結(jié)構(gòu)PDN-pull down network電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路

16、設(shè)計(jì)原理2021-12-9 韓韓 良良224.2.2 E/E飽和負(fù)載飽和負(fù)載NMOS反相器反相器1. 結(jié)構(gòu)和工作原理結(jié)構(gòu)和工作原理ViVoVDDMLMIVOH=VDD VTL KL(VDD-VOH-VTL)2=0Vi為低電平為低電平VOL時(shí)時(shí),MI截止截止,ML飽和飽和Vi為高電平為高電平VOH時(shí)時(shí),MI非飽和非飽和,ML飽和飽和KL(VDD-VOL-VTL)2=KI2(VOH-VTI)VOL-VOL2其中：其中： R =KIKL=(W/L)I(W/L)LVOL (VDD VTL )22 R(VOH VTI)有比電路有比電路VO=？VO=VDD?電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成

17、電路設(shè)計(jì)原理2021-12-9 韓韓 良良234.2.2 E/E飽和負(fù)載飽和負(fù)載NMOS反相器反相器2.單元特點(diǎn)單元特點(diǎn)ViVoVDDMLMIVo Vi R減小(KI/ KL )(1)VOH比電源電壓比電源電壓VDD低一個(gè)閾值電低一個(gè)閾值電壓壓Vt（有襯底偏（有襯底偏值效應(yīng)）；值效應(yīng)）；(3) ML和和MI的寬長比分別影響的寬長比分別影響tr和和tf。(4)上升過程由于負(fù)載管逐漸接近截止，上升過程由于負(fù)載管逐漸接近截止，tr較大。較大。(2)VOL與與 R有關(guān)，有關(guān)，為有比電路；為有比電路；0Vot電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良24V

18、iVoVDDMLMI（1）VOH=VDD VTL 還受襯偏影響還受襯偏影響（3）上升速度慢上升速度慢（負(fù)載管小且逐漸截止）（負(fù)載管小且逐漸截止）（4）噪聲容限小噪聲容限?。?）靜態(tài)功耗大靜態(tài)功耗大（2）VOL 有比有比(VDD VTL )22 R(VOH VTI)（6）器件少，面積小器件少，面積小4.2.2 E/E飽和負(fù)載飽和負(fù)載NMOS反相器反相器2.單元特點(diǎn)單元特點(diǎn)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良25VDDMLFNMOSPDNIn1InNABFDECaoi221VDDMLABFDCEoai32VDDMLABF Fnor2VDDMLA

19、Bnand2FVDDML4.2.2 E/E飽和負(fù)載飽和負(fù)載NMOS反相器反相器3.門電路結(jié)構(gòu)門電路結(jié)構(gòu)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良26ViVoVDDMLMIVGG VOH = VDD KL2(VGG-VOH -VTL)(VDD -VOH) - (VDD -VOH) 2 = 0VGG VDD +VTL Vi為為VOL時(shí)，時(shí)，MI截止，截止，ML非飽和非飽和VDDMLVGGFNMOSPDNIn1InN4.2.3 E/E非飽和負(fù)載非飽和負(fù)載NMOS反相器反相器1. 結(jié)構(gòu)和工作原理結(jié)構(gòu)和工作原理電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集

20、成電路設(shè)計(jì)原理2021-12-9 韓韓 良良274.2.3 E/E非飽和負(fù)載非飽和負(fù)載NMOS反相器反相器1. 結(jié)構(gòu)和工作原理結(jié)構(gòu)和工作原理(續(xù)續(xù))ViVoVDDMLMIVGGKI 2(VOH -VTI)VOL-VOL2 KL2(VGG -VOL -VTL)(VDD -VOL) - (VDD -VOL) 2 = VOL VDD 22m R(VOH VTI)其中：其中： R =KIKL=(W/L)I(W/L)Lm =VDD2(VGG VTL) VDD0 m 1Vi為為VOH時(shí)，時(shí)，MI非飽和，非飽和，ML非飽和非飽和電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9

21、韓韓 良良284.2.3 E/E非飽和負(fù)載非飽和負(fù)載NMOS反相器反相器 2.單元特點(diǎn)單元特點(diǎn)ViVoVDDMLMIVGGVoVi(KI/KL) R增大(1)雙電源雙電源(2) VOH =VDD (3)VOL與與 R有關(guān)，有關(guān)，為有比電路；為有比電路；(4) VGG越高，越高，tr越越小，但是小，但是VOL越大，越大，功耗越大。功耗越大。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良29ViVoVDDMLMIVGG（1）雙電源雙電源（2）VOH=VDD（5）噪聲容限小噪聲容限?。?）靜態(tài)功耗大靜態(tài)功耗大（7）器件少，面積小器件少，面積小（3）有比有比

22、VOL VDD 22m R(VOH VTI)（4）上升速度慢上升速度慢（負(fù)載管?。ㄘ?fù)載管小）4.2.3 E/E非飽和負(fù)載非飽和負(fù)載NMOS反相器反相器 2.單元特點(diǎn)單元特點(diǎn)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良304.2.4自舉負(fù)載自舉負(fù)載NMOS反相器反相器1. 結(jié)構(gòu)和自舉原理結(jié)構(gòu)和自舉原理初始狀態(tài)：初始狀態(tài)： Vi=VOH，Vo=VOL MB、ML飽和、飽和、MI非飽和非飽和VOL (VDD VTB VTL )22 R(VOH VTI)其中：其中： R =KIKL=(W/L)I(W/L)L有比電路有比電路VGL=VDD VTBViVoV

23、DDMBMIMLCBVGLVDDMBMLCBVGLFNMOSPDNIn1InN電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良31自舉過程：自舉過程： Vi 變?yōu)樽優(yōu)閂OL ,MI截止截止,Vo上升，上升， VGL隨隨Vo上升上升(電容自舉電容自舉)，ViVoVDDMBMIMLCBVGLVGL=VDD VTBVGSL= VGL - VOLVOL上升，而電容兩端電壓不變上升，而電容兩端電壓不變當(dāng)當(dāng)VOL上升到上升到2VTB時(shí)，時(shí)， VGL上升上升到到VDD+VTB，ML非飽和。非飽和。4.2.4自舉負(fù)載自舉負(fù)載NMOS反相器反相器1. 結(jié)構(gòu)和自舉原理結(jié)構(gòu)

24、和自舉原理電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良32自舉過程：自舉過程： MB截止，截止，ML逐漸由飽和進(jìn)入逐漸由飽和進(jìn)入 非飽和導(dǎo)通，上升速度加快。非飽和導(dǎo)通，上升速度加快。自舉結(jié)果：自舉結(jié)果： tr縮短，縮短，VOH可達(dá)到可達(dá)到VDD。ViVoVDDMBMIMLCBVGL4.2.4自舉負(fù)載自舉負(fù)載NMOS反相器反相器1. 結(jié)構(gòu)和自舉原理結(jié)構(gòu)和自舉原理電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良33 自舉電路中的漏電，自舉電路中的漏電，會(huì)使自舉電位會(huì)使自舉電位VGL下降下降(尤尤其是低頻其是低頻

25、)，最低可降到：，最低可降到：VGL=VDD VTB ， 因而因而ML變?yōu)轱柡蛯?dǎo)通，輸出變?yōu)轱柡蛯?dǎo)通，輸出VOH=VDD VTB VTL為了提高輸出高電平，加為了提高輸出高電平，加入上拉元件入上拉元件MA (或或RA)。ViVoVDDMBMIMLCBVGLMA4.2.4自舉負(fù)載自舉負(fù)載NMOS反相器反相器2.漏電上拉漏電上拉電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良34（1）VOH=VDD VDD 2VT（3）速度快速度快（自舉作用）（自舉作用）（4）噪聲容限小噪聲容限?。?）功耗大功耗大（6）器件較多，還有電容器件較多，還有電容ViVoVDDM

26、BMIMLCBVGL有比有比VOL (VDD VTB VTL )22 R(VOH VTI)（2）4.2.4自舉負(fù)載自舉負(fù)載NMOS反相器反相器3.單元特點(diǎn)單元特點(diǎn)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良354.2.5 E/D NMOS反相器反相器1. 結(jié)構(gòu)和工作原理結(jié)構(gòu)和工作原理ViVoVDDMDMEVOH = VDD KD2(0 -VTD)(VDD -VOH)- (VDD -VOH) 2 = 0Vi為為VOL時(shí)，時(shí)，ME截止，截止，MD非飽和非飽和MD 為為耗盡型器件耗盡型器件， VTD 0，電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電

27、路設(shè)計(jì)原理2021-12-9 韓韓 良良364.2.5 E/D NMOS反相器反相器1. 結(jié)構(gòu)和工作原理（續(xù)）結(jié)構(gòu)和工作原理（續(xù)）ViVoVDDMDMEKE2(VOH -VTE)VOL-VOL2 KD(0 -VTD)2 = VOL VTD 22 R(VOH VTE)其中：其中： R =KEKD=(W/L)E(W/L)D有比電路有比電路（近似于無比電路）（近似于無比電路）Vi為為VOH時(shí)，時(shí)，ME非飽和，非飽和，MD飽和飽和電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良374.2.5 E/D NMOS反相器反相器2.單元特點(diǎn)單元特點(diǎn)(1)VOH可達(dá)到電

28、源電壓可達(dá)到電源電壓VDD(2)VOL與與 R有關(guān)，但是有關(guān)，但是VTD是是關(guān)鍵的因素，關(guān)鍵的因素，近似于無比電路，近似于無比電路，面積小面積小。(3)上升過程由于負(fù)載管由飽和上升過程由于負(fù)載管由飽和逐漸進(jìn)入非飽和，逐漸進(jìn)入非飽和， tr縮短，縮短，速速度快度快。ViVoVDDMDME電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良38ViVoVDDMDME（1）VOH=VDD（3）速度快速度快（4）噪聲容限小噪聲容限?。?）靜態(tài)功耗大靜態(tài)功耗大（6）器件少，面積小器件少，面積?。?）近似無比近似無比VOL VTD 22 R(VOH VTE)4.2.5

29、 E/D NMOS反相器反相器2.單元特點(diǎn)單元特點(diǎn)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良39VDDMDFNMOSPDNIn1InNABnand2FVDDMDABFDECaoi221VDDMDABFDCEoai32VDDMDABF Fnor2VDDMD4.2.5 E/D NMOS反相器反相器3.門電路結(jié)構(gòu)門電路結(jié)構(gòu)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良404.2.6 CMOS反相器反相器1. 結(jié)構(gòu)和工作原理結(jié)構(gòu)和工作原理ViVoVDDMPMNVi為為VOL時(shí)，時(shí)，MN截止，截止，MP非飽和非飽

30、和-Kp 2(VOL- VDD -VTP) (VOH-VDD ) (VOH-VDD ) 2 = 0VOH = VDD Vi為為VOH時(shí)，時(shí)，MN非飽和，非飽和，MP截止截止Kn2(VOH-VTN)VOL-VOL2 =0VOL=0 無比電路無比電路MP 為為PMOS,VTP 0電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良414.2.6 CMOS反相器反相器2.電壓傳輸特性及器件工作狀態(tài)表電壓傳輸特性及器件工作狀態(tài)表ViVoVDDMPMN截止截止非飽和非飽和VDD+VTPVi VDD飽和飽和非飽和非飽和VO+VTNVi VDD+VTP飽和飽和飽和飽和V

31、O+VTP Vi VO+VTN 非飽和非飽和飽和飽和VTN ViVO+VTP 非飽和非飽和截止截止0 ViVT時(shí)時(shí)M1導(dǎo)通，但導(dǎo)通，但由于由于M2未導(dǎo)通，未導(dǎo)通， Vo仍為高電平，仍為高電平， Vi -VFN =VT時(shí)，時(shí)，M2管開始導(dǎo)通，輸出管開始導(dǎo)通，輸出向低電平轉(zhuǎn)折。向低電平轉(zhuǎn)折。 M3預(yù)截止。此時(shí)，預(yù)截止。此時(shí)，由于由于VFN=Vi-VT ，因此因此M1處于處于處于處于飽和區(qū)的邊緣。飽和區(qū)的邊緣。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1724.7.5 施密特觸發(fā)器施密特觸發(fā)器 1. NMOS施密特觸發(fā)器施密特觸發(fā)器VDDViVo331

32(,)()1 ()()()()()(LWkLWkVkkVkkVVVVVkkVVLWVVLWTDDiiDDTiiDDTi M4 M3M2M1FN 因此，可以通過改變因此，可以通過改變M1，M3寬長比，寬長比，來改變輸入由來改變輸入由0向高變化時(shí)的轉(zhuǎn)折電壓。向高變化時(shí)的轉(zhuǎn)折電壓。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1734.7.5 施密特觸發(fā)器施密特觸發(fā)器 1. NMOS施密特觸發(fā)器施密特觸發(fā)器VDDViVo M4 M3M2M1FN 輸入電壓由高向低變化時(shí)，由輸入電壓由高向低變化時(shí)，由于此時(shí)輸出于此時(shí)輸出Vo為低電平，為

33、低電平， M3截止，截止，當(dāng)當(dāng)Vi 低到某一值時(shí)，低到某一值時(shí)， M2 截止，輸出截止，輸出變?yōu)楦唠娖?。該值與變?yōu)楦唠娖?。該值與M1和和M4管的寬管的寬長比之比，以及長比之比，以及M2和和M4管的寬長比管的寬長比之比有關(guān)。之比有關(guān)。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1744.7.5 施密特觸發(fā)器施密特觸發(fā)器 2. CMOS施密特觸發(fā)器施密特觸發(fā)器VILVIHVDD0VDDVOViVDDViVoVDD0VitVIHVILVo0tA 結(jié)構(gòu)與特性結(jié)構(gòu)與特性電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良

34、1754.7.5 施密特觸發(fā)器施密特觸發(fā)器 2. CMOS施密特觸發(fā)器施密特觸發(fā)器VDDViVoVDDT6T1T2T3T4T5 如果沒有如果沒有T3和和T6，則，則T1, T2,T4, T5僅僅是一個(gè)反相器，僅僅是一個(gè)反相器，無論輸入信號(hào)無論輸入信號(hào)Vi從高電平降低從高電平降低還是從低電平升高，轉(zhuǎn)換電平還是從低電平升高，轉(zhuǎn)換電平均在均在Vi= VDD附近。附近。21 接入接入T3和和T6以后情況就不同以后情況就不同了。了。當(dāng)當(dāng)Vi=0時(shí)，時(shí)， T1和和T2導(dǎo)通導(dǎo)通而而T4和和T5截至，此刻截至，此刻Vo為高電為高電平平(VDD)，它使，它使T3截至，截至，T6導(dǎo)導(dǎo)通。因此通。因此 T5的源極電

35、位的源極電位B 工作原理工作原理電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1764.7.5 施密特觸發(fā)器施密特觸發(fā)器 2. CMOS施密特觸發(fā)器施密特觸發(fā)器VDDViVoVDDT6T1T2T3T4T5VS5較高，較高，VS5VDD-VTN。 在在Vi逐漸升高的過程中，逐漸升高的過程中，當(dāng)當(dāng)Vi VTN以后，以后，T4導(dǎo)通。但由導(dǎo)通。但由于于VS5很高，即使很高，即使Vi VDD，T5仍不會(huì)導(dǎo)通。當(dāng)仍不會(huì)導(dǎo)通。當(dāng)Vi繼續(xù)升高，繼續(xù)升高，直到直到T1和和T2的柵源電壓的柵源電壓|VGS1|和和|VGS2| 減小到減小到T1和和T2趨于截止時(shí)，趨于截止

36、時(shí)， T1和和T2的內(nèi)組開始急劇增大，的內(nèi)組開始急劇增大，從而使從而使Vo和和VS5開始下降，最終開始下降，最終達(dá)到達(dá)到Vi-VS5 VTN，21B 工作原理工作原理電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1774.7.5 施密特觸發(fā)器施密特觸發(fā)器 2. CMOS施密特觸發(fā)器施密特觸發(fā)器VDDViVoVDDT6T1T2T3T4T5于是于是T5開始導(dǎo)通并引起如下的開始導(dǎo)通并引起如下的正反饋過程。正反饋過程。Vo VS5 VGS5 RON5 因此，在因此，在VDDVTN+|VTP|的條的條件下，件下，Vi上升過程的轉(zhuǎn)換電平上升過程的轉(zhuǎn)換電平要比要比

37、 VDD高得多。高得多。21B 工作原理工作原理電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1784.7.5 施密特觸發(fā)器施密特觸發(fā)器 2. CMOS施密特觸發(fā)器施密特觸發(fā)器VDDViVoVDDT6T1T2T3T4T5 當(dāng)當(dāng)Vi=1時(shí)，時(shí)， T2和和T1截止，截止，而而T4和和T5導(dǎo)通，此刻導(dǎo)通，此刻Vo為低為低電平電平(0)，它使，它使T6截至，截至，T3導(dǎo)通。因此導(dǎo)通。因此 T2的源極電位的源極電位VS2較低。較低。 在在Vi逐漸降低的過程中，逐漸降低的過程中，當(dāng)當(dāng)VDD-Vi|VTP|以后，以后，T1導(dǎo)導(dǎo)通。但由于通。但由于VS2很低，即使很

38、低，即使Vi|VTP|，于是，于是T2開始開始導(dǎo)通并形成如下正反饋。導(dǎo)通并形成如下正反饋。Vo VS2 |VGS2| RON2 因此，因此，Vi下降過程的轉(zhuǎn)換下降過程的轉(zhuǎn)換電平要比電平要比 VDD低得多。低得多。21B 工作原理工作原理電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良180分析：同相施密特觸發(fā)器分析：同相施密特觸發(fā)器 VDDiVoVVxVDDM1M2M3M4ViT1T2T3T4T5T6電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良181同相施密特觸發(fā)器同相施密特觸發(fā)器 (1) Vi由由0向向V

39、DD轉(zhuǎn)換轉(zhuǎn)換VDDiVoVVxVDDM1M2M3M4轉(zhuǎn)折電壓轉(zhuǎn)折電壓V+由由K2/(K1+K3)決定，決定，高于高于K2/K1決定的決定的V*轉(zhuǎn)折后，轉(zhuǎn)折后，Vo上升使上升使M3截止，截止，M4導(dǎo)通，因而使導(dǎo)通，因而使Vo 更迅速上更迅速上升到升到VDD 。初始初始：Vi=Vo=0， Vx=1M1和和M3導(dǎo)通導(dǎo)通， M2和和M4截止截止相當(dāng)于相當(dāng)于Vi作用于作用于M1和和M3并聯(lián)并聯(lián)與與M2構(gòu)成的反相器輸入端構(gòu)成的反相器輸入端電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良182同相施密特觸發(fā)器同相施密特觸發(fā)器 (2) Vi由由 VDD向向0轉(zhuǎn)換轉(zhuǎn)換V

40、DDiVoVVxVDDM1M2M3M4轉(zhuǎn)折電壓轉(zhuǎn)折電壓V-由由(K2+K4)/K1決定，決定，低于低于K2/K1決定的決定的V*轉(zhuǎn)折后，轉(zhuǎn)折后，Vo下降使下降使M3導(dǎo)通導(dǎo)通M4截止，因而使截止，因而使Vo 更迅速下降更迅速下降到到0 。初始初始：Vi=Vo=1， Vx=0M2和和M4導(dǎo)通導(dǎo)通， M1和和M3截止截止相當(dāng)于相當(dāng)于Vi作用于作用于M2和和M4并聯(lián)并聯(lián)與與M1構(gòu)成的反相器輸入端構(gòu)成的反相器輸入端電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良183同相施密特觸發(fā)器同相施密特觸發(fā)器 (3)電壓傳輸特性電壓傳輸特性 VDDiVoVVxVDDM1M

41、2M3M40 iVoVVDDVDDV+V-通過合理設(shè)計(jì)器件尺寸，可以得通過合理設(shè)計(jì)器件尺寸，可以得到所需要的到所需要的轉(zhuǎn)折電壓轉(zhuǎn)折電壓V-和和V+ 。而。而且轉(zhuǎn)換速度快，波形陡直。且轉(zhuǎn)換速度快，波形陡直。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1844.8 加法器電路加法器電路 電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1854.8.1 全加器和半加器全加器和半加器(1)標(biāo)準(zhǔn)標(biāo)準(zhǔn)CMOS組合邏輯全加器組合邏輯全加器Ci=AB+BC+AC=AB+C(A+B)Si=ABC+ABC+ABC+ABC=AB

42、C+(A+B+C)CiABCCiCiSiCiCiSiVDDVDDVDDABABCABCABVDDABCABCCBAABCCi和和Si速度相當(dāng)速度相當(dāng)均用反相器輸出均用反相器輸出電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1864.8.1全加器和半加器全加器和半加器(2)鏡像鏡像全加器全加器優(yōu)化優(yōu)化(1)全加器，使全加器，使NMOS下拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)和PMOS上拉網(wǎng)上拉網(wǎng)絡(luò)完全對(duì)稱，減少了絡(luò)完全對(duì)稱，減少了MOS管串聯(lián)數(shù)，提高了速度。管串聯(lián)數(shù)，提高了速度。CiCiSiVDDVDDVDDABABCABCABVDDABCABCCBAABCACiCiSiV

43、DDVDDVDDBABCABCBVDDABCABCCBAABC電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1874.8.1全加器和半加器全加器和半加器(3)傳輸門結(jié)構(gòu)全加器單元傳輸門結(jié)構(gòu)全加器單元1Ci= (A B)C + (A B)A Si= (A B)C + (A B)CBABA BA SumCarryCabcdefghabc 適當(dāng)調(diào)適當(dāng)調(diào)整傳輸門控整傳輸門控制信號(hào)可以制信號(hào)可以采用反相器采用反相器輸出，以便輸出，以便調(diào)整驅(qū)動(dòng)能調(diào)整驅(qū)動(dòng)能力。力。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1884.

44、8.1全加器和半加器全加器和半加器(3)傳輸門結(jié)構(gòu)全加器單元傳輸門結(jié)構(gòu)全加器單元2Ci= (A B)C + (A B)A Si= (A B)C + (A B)CBABA BA SumCarryCabcdefghabcde電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1894.8.1全加器和半加器全加器和半加器(4) 全加器的反相特性全加器的反相特性 全加器的所有輸入反相，則它的全加器的所有輸入反相，則它的“進(jìn)位進(jìn)位”輸出輸出和和“和和”輸出也都反相，稱之為加法器的反相特性輸出也都反相，稱之為加法器的反相特性。 Carry(A,B,C)= Carry(

45、A,B,C)Sum(A,B,C)=Sum(A,B,C)電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1904.8.1全加器和半加器全加器和半加器(5) 半加器半加器S=AB+AB =(A+B)AB C=AB =ABA BSC 一位全加器如果沒有初始進(jìn)位輸入一位全加器如果沒有初始進(jìn)位輸入Ci，則稱為一，則稱為一位半加器。位半加器。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1914.8.2逐位進(jìn)位（串行進(jìn)位）加法器逐位進(jìn)位（串行進(jìn)位）加法器(1)基本結(jié)構(gòu)基本結(jié)構(gòu) 最終進(jìn)位信號(hào)產(chǎn)生速度慢，因此適用最終進(jìn)位信號(hào)

46、產(chǎn)生速度慢，因此適用于位數(shù)不多、速度要求不高的加法運(yùn)算。于位數(shù)不多、速度要求不高的加法運(yùn)算。A0B0A1B1A2B2A3B3A4B4A5B5S0S1S2S3S4S5C-1C0C1C2C3C4C5全加器全加器全加器全加器全加器全加器全加器全加器全加器全加器全加器全加器電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1924.8.2逐位進(jìn)位（串行進(jìn)位）加法器逐位進(jìn)位（串行進(jìn)位）加法器(2)提高速度措施提高速度措施 合理設(shè)計(jì)器件尺寸合理設(shè)計(jì)器件尺寸合理設(shè)計(jì)電路結(jié)構(gòu)（例如進(jìn)位輸入靠近輸出）合理設(shè)計(jì)電路結(jié)構(gòu)（例如進(jìn)位輸入靠近輸出）利用全加器的反相特性，省去進(jìn)位反

47、相器利用全加器的反相特性，省去進(jìn)位反相器A0B0A1B1A2B2A3B3A4B4A5B5S0S1S2S3S4S5C-1C0C1C2C3C4C5ACiCiSiVDDVDDVDDBABCABCBVDDABCABCCBAABC電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良193 CI A B S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 14.8.3超前進(jìn)位加法器（超前進(jìn)位加法器（先行進(jìn)位先行進(jìn)位） (1)原理原理電子科學(xué)與技術(shù)電子科學(xué)與

48、技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1944.8.3超前進(jìn)位加法器（超前進(jìn)位加法器（先行進(jìn)位先行進(jìn)位） (1)原理原理令：令：Gk=AkBk Pk=Ak+Bk則：則：Ck= AkBk + (Ak+Bk ) Ck-1 = Gk + Pk Ck-1 因而有：因而有：Ck= Gk+Pk(Gk-1+Pk-1Ck-2) = Gk+PkGk-1+PkPk-1Ck-2 = Gk+PkGk-1+PkPk-1Gk-2+PkPk-1Pk-2Ck-3 = (只與原始數(shù)據(jù)只與原始數(shù)據(jù)A、B、C有關(guān)有關(guān)) 由此可見，任何一位的進(jìn)位輸出只與原始輸由此可見，任何一位的進(jìn)位輸出只與原始輸入信號(hào)有

49、關(guān)，無論位數(shù)增加多少，各位進(jìn)位生入信號(hào)有關(guān)，無論位數(shù)增加多少，各位進(jìn)位生成邏輯級(jí)數(shù)相同，幾乎同時(shí)產(chǎn)生，速度快。成邏輯級(jí)數(shù)相同，幾乎同時(shí)產(chǎn)生，速度快。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1954.8.3超前進(jìn)位加法器（超前進(jìn)位加法器（先行進(jìn)位先行進(jìn)位） (2)圖示圖示電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1964. 8.3超前進(jìn)位加法器（超前進(jìn)位加法器（先行進(jìn)位先行進(jìn)位） (3)串并結(jié)合串并結(jié)合 位數(shù)過多時(shí)，隨著位的增高器件明顯增加，位數(shù)過多時(shí)，隨著位的增高器件明顯增加，較高位的進(jìn)位信號(hào)產(chǎn)生

50、速度也會(huì)受到影響。因此，較高位的進(jìn)位信號(hào)產(chǎn)生速度也會(huì)受到影響。因此，為數(shù)較多時(shí)通常采用串并結(jié)合方式。為數(shù)較多時(shí)通常采用串并結(jié)合方式。4位超前進(jìn)位 加法器0C4C 8C 41 AA 1Sum 2Sum 3Sum 4Sum 5Sum 6Sum 7Sum 8Sum 41BB 85 AA 85BB 12C 16C 129 AA 9Sum 10Sum 11Sum 12Sum 13Sum 14Sum 15Sum 16Sum 129BB 1613 AA 1613BB 4位超前進(jìn)位 加法器4位超前進(jìn)位 加法器4位超前進(jìn)位 加法器電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓

51、韓 良良1974.8.4進(jìn)位選擇加法器進(jìn)位選擇加法器 (1) 位數(shù)均勻分組結(jié)構(gòu)位數(shù)均勻分組結(jié)構(gòu) 電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1984.8.4進(jìn)位選擇加法器進(jìn)位選擇加法器 (2)位數(shù)遞增分組結(jié)構(gòu)位數(shù)遞增分組結(jié)構(gòu) 電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良1994-8練習(xí)練習(xí) 設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)3位先行進(jìn)位加法位先行進(jìn)位加法器，完成器，完成A0A1A2和和B0B1B2的相的相加得到的和（包括進(jìn)位）。加得到的和（包括進(jìn)位）。（用邏輯們組成）（用邏輯們組成）電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)

52、計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2004.9 緩沖電路緩沖電路 緩沖電路在緩沖電路在CMOS集成電路中通常起集成電路中通常起到提高抗干擾能力、提高驅(qū)動(dòng)能力、提高到提高抗干擾能力、提高驅(qū)動(dòng)能力、提高速度、信號(hào)延遲、信號(hào)整形等作用。速度、信號(hào)延遲、信號(hào)整形等作用。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2014.9.1輸入緩沖輸入緩沖(1) CMOS集成電路輸入結(jié)構(gòu)集成電路輸入結(jié)構(gòu) 在構(gòu)成在構(gòu)成CMOS集成電集成電路時(shí)，其輸入路時(shí)，其輸入單元通常都采單元通常都采用反相器（或用反相器（或三態(tài)反相器）三態(tài)反相器）作為輸入緩沖作為輸入

53、緩沖電路。電路。輸入緩沖輸入緩沖 內(nèi)部邏輯內(nèi)部邏輯電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2024.9.1輸入緩沖輸入緩沖(2) 輸入緩沖的作用輸入緩沖的作用 其它其它CMOS邏輯門因?yàn)榇嬖谶壿嬮T因?yàn)榇嬖贛OS管的串、管的串、并聯(lián)關(guān)系，使其噪聲容限下降。而反相器噪并聯(lián)關(guān)系，使其噪聲容限下降。而反相器噪聲容限很容易設(shè)計(jì)為最大（聲容限很容易設(shè)計(jì)為最大（VDD/2）提高集成電路的噪聲容限（抗干擾能力）提高集成電路的噪聲容限（抗干擾能力） 如果需要更大的噪聲如果需要更大的噪聲容限，可以采用施密特容限，可以采用施密特觸發(fā)器作為輸入緩沖。觸發(fā)器作為輸入緩沖

54、。輸入緩沖輸入緩沖 內(nèi)部邏輯內(nèi)部邏輯電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2034.9.1輸入緩沖輸入緩沖(2) 輸入緩沖的作用輸入緩沖的作用降低輸入狀態(tài)轉(zhuǎn)換引進(jìn)的噪聲降低輸入狀態(tài)轉(zhuǎn)換引進(jìn)的噪聲 同等性能下，反相同等性能下，反相器的器件尺寸相對(duì)最器的器件尺寸相對(duì)最小，因而引進(jìn)的寄生小，因而引進(jìn)的寄生電容也就最小，狀態(tài)電容也就最小，狀態(tài)轉(zhuǎn)換時(shí)引進(jìn)的噪聲也轉(zhuǎn)換時(shí)引進(jìn)的噪聲也就最小。就最小。輸入緩沖輸入緩沖 內(nèi)部邏輯內(nèi)部邏輯電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2044.9.1輸入緩沖輸入緩沖(2

55、) 輸入緩沖的作用輸入緩沖的作用由于集成電路封裝等原因在輸入端引進(jìn)較大電由于集成電路封裝等原因在輸入端引進(jìn)較大電容，使輸入信號(hào)上升下降較緩。加入反相器緩容，使輸入信號(hào)上升下降較緩。加入反相器緩沖后，可以使信號(hào)上升下降變的陡直和對(duì)稱。沖后，可以使信號(hào)上升下降變的陡直和對(duì)稱。對(duì)輸入信號(hào)整形對(duì)輸入信號(hào)整形 必要時(shí)可以加入必要時(shí)可以加入反相器鏈和引入施密反相器鏈和引入施密特觸發(fā)器。反相器鏈特觸發(fā)器。反相器鏈中級(jí)聯(lián)的反相器級(jí)數(shù)中級(jí)聯(lián)的反相器級(jí)數(shù)依據(jù)具體情況而定。依據(jù)具體情況而定。輸入緩沖輸入緩沖 內(nèi)部邏輯內(nèi)部邏輯反相器鏈反相器鏈電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-

56、9 韓韓 良良2054.9.2驅(qū)動(dòng)緩沖驅(qū)動(dòng)緩沖(1) CMOS集成電路輸出結(jié)構(gòu)集成電路輸出結(jié)構(gòu) 在構(gòu)成在構(gòu)成CMOS集集成電路時(shí)，其輸出成電路時(shí)，其輸出單元通常都采用反單元通常都采用反相器（或三態(tài)反相相器（或三態(tài)反相器）、反相器鏈作器）、反相器鏈作為驅(qū)動(dòng)緩沖電路。為驅(qū)動(dòng)緩沖電路。也常以此結(jié)構(gòu)驅(qū)動(dòng)也常以此結(jié)構(gòu)驅(qū)動(dòng)內(nèi)部較大的負(fù)載。內(nèi)部較大的負(fù)載。輸出緩沖輸出緩沖 內(nèi)部邏輯內(nèi)部邏輯電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2064.9.2驅(qū)動(dòng)緩沖驅(qū)動(dòng)緩沖(2) 輸出驅(qū)動(dòng)緩沖的作用輸出驅(qū)動(dòng)緩沖的作用 集成電路的輸出往往要驅(qū)動(dòng)較大負(fù)載。集成電路的輸出往往要

57、驅(qū)動(dòng)較大負(fù)載。 其它其它CMOS邏輯門因?yàn)榇嬖谶壿嬮T因?yàn)榇嬖贛OS管的串、并管的串、并聯(lián)關(guān)系，使其驅(qū)動(dòng)能力下降，驅(qū)動(dòng)大的負(fù)載時(shí)，聯(lián)關(guān)系，使其驅(qū)動(dòng)能力下降，驅(qū)動(dòng)大的負(fù)載時(shí)，造成速度慢，輸出信號(hào)上升下降較緩且不對(duì)稱。造成速度慢，輸出信號(hào)上升下降較緩且不對(duì)稱。 反相器很容易設(shè)計(jì)為大的驅(qū)動(dòng)能力，反相器很容易設(shè)計(jì)為大的驅(qū)動(dòng)能力，使輸出波形陡直，而且可使沿對(duì)稱。使輸出波形陡直，而且可使沿對(duì)稱。 驅(qū)動(dòng)大負(fù)載時(shí)，為了提高電路速度，驅(qū)動(dòng)大負(fù)載時(shí)，為了提高電路速度，通常采用逐級(jí)加大驅(qū)動(dòng)能力反相器鏈。通常采用逐級(jí)加大驅(qū)動(dòng)能力反相器鏈。輸出緩沖輸出緩沖 內(nèi)部邏輯內(nèi)部邏輯電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成

58、電路設(shè)計(jì)原理2021-12-9 韓韓 良良2074.9.2驅(qū)動(dòng)緩沖驅(qū)動(dòng)緩沖(3)驅(qū)動(dòng)緩沖反相器鏈級(jí)間比的設(shè)定驅(qū)動(dòng)緩沖反相器鏈級(jí)間比的設(shè)定0e5 /ln 2Cg共共N級(jí)級(jí)CL 1 N-2 N-1 CL/Cg = ， 驅(qū)動(dòng)相同負(fù)載延遲為驅(qū)動(dòng)相同負(fù)載延遲為 則則: 每級(jí)門延遲為每級(jí)門延遲為，可見：可見： =e時(shí)，總延遲最小時(shí)，總延遲最小因此有：因此有： N = ln ( /ln )一般取一般取 = 25設(shè)設(shè): 級(jí)間尺寸比為級(jí)間尺寸比為 ，總延遲為總延遲為N, N= ，N=ln /ln 電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2084.9.2驅(qū)動(dòng)緩沖驅(qū)

59、動(dòng)緩沖(4) 內(nèi)部驅(qū)動(dòng)緩沖內(nèi)部驅(qū)動(dòng)緩沖 集成電路的內(nèi)部也常常會(huì)有較大負(fù)載，如果是單集成電路的內(nèi)部也常常會(huì)有較大負(fù)載，如果是單一的大負(fù)載，可采用類似輸出驅(qū)動(dòng)緩沖電路驅(qū)動(dòng)。一的大負(fù)載，可采用類似輸出驅(qū)動(dòng)緩沖電路驅(qū)動(dòng)。 如果是分散式多個(gè)負(fù)載等效大負(fù)載，不適合如果是分散式多個(gè)負(fù)載等效大負(fù)載，不適合采用類似輸出驅(qū)動(dòng)緩沖電路驅(qū)動(dòng)，原因是：采用類似輸出驅(qū)動(dòng)緩沖電路驅(qū)動(dòng)，原因是：對(duì)布線不利，會(huì)影響面積；對(duì)布線不利，會(huì)影響面積；對(duì)時(shí)序不利，會(huì)產(chǎn)生使各支路間較大對(duì)時(shí)序不利，會(huì)產(chǎn)生使各支路間較大的延遲的延遲偏差。偏差。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理2021-12-9 韓韓 良良2094.9.2驅(qū)動(dòng)緩沖驅(qū)動(dòng)緩沖(4) 內(nèi)部驅(qū)動(dòng)緩沖內(nèi)部驅(qū)動(dòng)緩沖 對(duì)分散式多個(gè)對(duì)分散式多個(gè)負(fù)載等效大負(fù)載，負(fù)載等效大負(fù)載，通常采用多支路反通常采用多支路反相器鏈驅(qū)動(dòng)緩沖電相器鏈驅(qū)動(dòng)緩沖電路驅(qū)動(dòng)。路驅(qū)動(dòng)。 最典型的例子最典型的例子是時(shí)鐘樹電路。是時(shí)鐘樹電路。電子科學(xué)與技術(shù)電子科學(xué)與技術(shù)集成電路設(shè)計(jì)原理集成電路設(shè)計(jì)原理202