東北林業(yè)大學(xué)DSP原理課件 第二章 雙供電DSP電

1、第二章 雙供電DSP電源設(shè)計(jì)n采用雙電源器件芯片設(shè)計(jì)系統(tǒng)時(shí)，需要考慮系統(tǒng)上電或者掉電操作過(guò)程中內(nèi)核和I/O供電的相對(duì)電壓和上電次序。n內(nèi)核和I/O通常采用獨(dú)立供電結(jié)構(gòu)，如果上電或者掉電過(guò)程中兩個(gè)電壓的供電起點(diǎn)和上升速度不同，就會(huì)在內(nèi)核和I/O之間產(chǎn)生電流，從而影響系統(tǒng)初始化狀態(tài)，甚至影響期間的壽命。圖 5.1 DSP雙電源供電系統(tǒng)原理第二章 雙供電DSP電源設(shè)計(jì)第二章 雙供電DSP電源設(shè)計(jì)nDSP內(nèi)核和外設(shè)供電次序控制（2種方法）1、分離元件P通道MOSFET管2、TI公司提供的電源分配開(kāi)關(guān) 以上兩種方法均可實(shí)現(xiàn)在DSP內(nèi)核供電過(guò)程中隔離內(nèi)核和外部I/O器件電源以及控制上電次序的目的。2.1

2、總線沖突n內(nèi)核先于外部I/O供電n內(nèi)核先上電后掉電2.2 內(nèi)核和I/O供電次序控制策略n2.2.1 3.3V單電源上電次序控制1、采用P通道MOSFET管和具有穩(wěn)定標(biāo)識(shí)的DC/DC（電壓變換器）特點(diǎn)：原理簡(jiǎn)單、增加輔助器件少。2、采用P通道MOSFET管和電源監(jiān)測(cè)電路3、電源分配開(kāi)關(guān)4、電源分配開(kāi)關(guān)和單電源監(jiān)測(cè)電路5、電源分配開(kāi)關(guān)和雙電源監(jiān)測(cè)電路6、 P通道MOSFET管和雙電源監(jiān)測(cè)電路n2.2.2 輸入電壓大于3.3V的上電次序控制1、LDO集成電路穩(wěn)壓器 LDO：低壓差線性穩(wěn)壓器2.2 內(nèi)核和I/O供電次序控制策略2.2 內(nèi)核和I/O供電次序控制策略2、LDO集成電路穩(wěn)壓器和單電源監(jiān)測(cè)電路

3、n3、LDO集成電路穩(wěn)壓器和雙電源監(jiān)測(cè)電路2.3 TMS320F28xx 電源設(shè)計(jì)第三章 TMS320F2812的時(shí)鐘與中斷3.1 時(shí)鐘單元n3.1.1 時(shí)鐘單元基本結(jié)構(gòu)TMS320F2812處理器內(nèi)部集成了振蕩器、鎖相環(huán)、看門(mén)狗和復(fù)位控制電路等。F2812內(nèi)部的各種時(shí)鐘和復(fù)位電路見(jiàn)下圖：F2812內(nèi)部?jī)?nèi)部的各種時(shí)鐘的各種時(shí)鐘和復(fù)位電路和復(fù)位電路n鎖相環(huán)是一種控制晶振，使其對(duì)于參考信號(hào)保持恒定相位的電路，在數(shù)字通信系統(tǒng)中使用比較廣泛。nDSP上鎖相環(huán)，主要作用是通過(guò)軟件實(shí)時(shí)配置片上外部時(shí)鐘，提高系統(tǒng)的靈活性和可靠性。n可以有效的降低系統(tǒng)對(duì)外部時(shí)鐘的依賴和電磁干擾，提高系統(tǒng)啟動(dòng)和運(yùn)行的可靠性，降

4、低系統(tǒng)對(duì)硬件的設(shè)計(jì)要求。3.1.2 鎖相環(huán)電路3.1.2 鎖相環(huán)電路圖 晶體振蕩器及鎖相環(huán)模塊PLL: phase lock loop 3.1.2 鎖相環(huán)電路n鎖相環(huán)模塊除了為28x內(nèi)核提供時(shí)鐘之外，還通過(guò)系統(tǒng)時(shí)鐘輸出快速和慢速兩種外設(shè)時(shí)鐘，如下圖所示。3.1.2 鎖相環(huán)電路3.1.3 時(shí)鐘單元寄存器reservedreservedEVAENCLKEVBENCLKreservedADCENCLKreservedreservedECANENCLKSPIAENCLKSCIBENCLKreservedSCIAENCLKMCBSPENCLKreservedreservedHSPCLKLSPCLK3.1

5、.3 時(shí)鐘單元寄存器1、外設(shè)時(shí)鐘控制寄存器PCLKCRreservedreservedEVAENCLKEVBENCLKreservedADCENCLKreservedreservedECANENCLKSPIAENCLKSCIBENCLKreservedSCIAENCLKMCBSPENCLKreservedreservedHSPCLKLSPCLKreservedreservedEVAENCLKEVBENCLKreservedADCENCLKreservedreservedECANENCLKSPIAENCLKSCIBENCLKreservedSCIAENCLKMCBSPENCLKreservedr

6、eservedHSPCLKLSPCLK0215 - 3HSPCLKreservedH/LSPCLK2 H/LSPCLK1 H/LSPCLK0 Peripheral Clock Frequency 0 0 0 SYSCLKOUT / 1 0 0 1 SYSCLKOUT / 2 (復(fù)位默認(rèn)值復(fù)位默認(rèn)值) 0 1 0 SYSCLKOUT / 4 (復(fù)位默認(rèn)值復(fù)位默認(rèn)值) 0 1 1 SYSCLKOUT / 6 1 0 0 SYSCLKOUT / 8 1 0 1 SYSCLKOUT / 10 1 1 0 SYSCLKOUT / 12 1 1 1 SYSCLKOUT / 14 0215 - 3LSPCL

7、Kreserved2、高/低速外設(shè)時(shí)鐘預(yù)定標(biāo)寄存器HISPCP 701Ah / LOSPCP 701Bh3、鎖相環(huán)控制寄存器PLLCRnPLLCRnDIV選擇PLL是否為旁路，如果不是旁路則設(shè)置相應(yīng)的時(shí)鐘倍頻數(shù)。DIV3 DIV2 DIV1 DIV0 Clock Frequency (CLKIN) 0 0 0 0 OSCCLK x 1 / 2 (no PLL) 0 0 0 1 OSCCLK x 1 / 2 0 0 1 0 OSCCLK x 2 / 2 0 0 1 1 OSCCLK x 3 / 2 0 1 0 0 OSCCLK x 4 / 2 0 1 0 1 OSCCLK x 5 / 2 0 1

8、 1 0 OSCCLK x 6 / 2 0 1 1 1 OSCCLK x 7 / 2 1 0 0 0 OSCCLK x 8 / 2 1 0 0 1 OSCCLK x 9 / 2 1 0 1 0 OSCCLK x 10 / 20315 - 4DIVreserved3.1.4 看門(mén)狗n1 看門(mén)狗定時(shí)器基本結(jié)構(gòu)如果CPU崩潰，則復(fù)位系統(tǒng)?？撮T(mén)狗計(jì)數(shù)器獨(dú)立于CPU如果計(jì)數(shù)器溢出則復(fù)位或中斷被觸發(fā)為防止計(jì)數(shù)器溢出，CPU必須周期性的向看門(mén)狗KEY寄存器寫(xiě)入0X55+0XAA序列在 復(fù)位之后3ms之內(nèi)看門(mén)狗必須被啟用或者禁止WDKEY 寫(xiě)操作SequentialStep1234567891011Value

9、 Writtento WDKEYAAhAAh55h55h55hAAhAAh55hAAh55h23hResultNo actionNo actionWD counter enabled for reset on next AAh writeWD counter enabled for reset on next AAh writeWD counter enabled for reset on next AAh writeWD counter is resetNo actionWD counter enabled for reset on next AAh writeWD counter is r

10、esetWD counter enabled for reset on next AAh writeCPU reset triggered due to improper write value2 看門(mén)狗基本操作看門(mén)狗定時(shí)器模塊6 - BitFree -RunningCounterCLR/2/4/8/16/32/64OSCCLKSystemReset1011000110100010001111108 - Bit WatchdogCounterCLROne-CycleDelayWatchdogReset KeyRegister55 + AADetectorGood KeyBad Key1 0 1

11、 /33WDCR . 2 - 0WDCR . 6WDPSWDDISWDCR . 7WDFLAGWDCNTR . 7 - 0WDKEY . 7 - 0WDCR . 5 - 3 WDCHK 2-0Bad WDCR Key/512OutputPulseWDRSTWDINTSCSR .1WDENINTSCSR . 0WDOVERRIDE 3 看門(mén)狗寄存器（1）看門(mén)狗控制寄存器WDCR 7029hWDFLAGWDDIS76543210WDCHK1 WDCHK0WDPS2WDPS1WDPS0WDCHK2Logic Check BitsWrite as 101 or reset immediately tr

12、iggeredWD PrescaleSelection BitsWatchdog Disable Bit(Functions only if WD OVERRIDEbit in SCSR is equal to 1)reserved15 - 8WD Flag BitGets set when the WD causes a reset Writing a 1 clears this bit Writing a 0 has no effect（2）系統(tǒng)控制和狀態(tài)寄存器SCSR 7022hWD Override (protect bit)After RESET - bit gives user a

13、bility to disable WD by setting WDDIS bit=1 in WDCR clear only bit and defaults to 1 after reset0 = protects WD from being disabled by s/w bit cannot be set to 1 by s/w (clear-only by writing 1)1 = (default value) allows WD to be disabled using WDDIS bit in WDCR once cleared, bit cannot set to 1 by s/w01215 - 3WDOVERRIDEWDENINTWDINTSreservedWD Enable InterruptWD Interrupt Status(read only)0 = active1 = not active0 = WD generates