北京交通大學(xué)數(shù)字電子技術(shù)基礎(chǔ)(第二版)教案第五章

1、第五章第五章 常用時序集成電路及其應(yīng)用常用時序集成電路及其應(yīng)用 v 第一節(jié)第一節(jié) 計數(shù)器計數(shù)器v 第二節(jié)第二節(jié) 寄存器寄存器v 第三節(jié)第三節(jié) 序列碼發(fā)生器序列碼發(fā)生器v 第四節(jié)第四節(jié) 時序模塊的應(yīng)用時序模塊的應(yīng)用v 小結(jié)小結(jié)第一節(jié)第一節(jié) 計數(shù)器計數(shù)器按進(jìn)位方式，分為同步和異步計數(shù)器。按進(jìn)位方式，分為同步和異步計數(shù)器。按進(jìn)位制，分為模按進(jìn)位制，分為模2、模、模10和任意模計數(shù)器。和任意模計數(shù)器。按邏輯功能，分為加法、減法和可逆計數(shù)器。按邏輯功能，分為加法、減法和可逆計數(shù)器。按集成度，分為小規(guī)模與中規(guī)模集成計數(shù)器。按集成度，分為小規(guī)模與中規(guī)模集成計數(shù)器。用來計算輸入脈沖數(shù)目用來計算輸入脈沖數(shù)目計數(shù)

2、器的分類計數(shù)器的分類動畫計數(shù)器動畫計數(shù)器部分常用集成計數(shù)器部分常用集成計數(shù)器 第一節(jié)第一節(jié) 計數(shù)器計數(shù)器 四位二進(jìn)制同步計數(shù)器四位二進(jìn)制同步計數(shù)器第一節(jié)第一節(jié) 計數(shù)器計數(shù)器 四位二進(jìn)制可逆計數(shù)器四位二進(jìn)制可逆計數(shù)器 中規(guī)模異步計數(shù)器中規(guī)模異步計數(shù)器一、四位二進(jìn)制同步計數(shù)器一、四位二進(jìn)制同步計數(shù)器（二）（二） 四位二進(jìn)制同步計數(shù)器四位二進(jìn)制同步計數(shù)器74163（一）（一） 四位二進(jìn)制同步計數(shù)器四位二進(jìn)制同步計數(shù)器74161（三）（三） 74161/74163功能擴展功能擴展（一）四位二進(jìn)制同步計數(shù)器（一）四位二進(jìn)制同步計數(shù)器74161 內(nèi)部由四個主從內(nèi)部由四個主從JK觸觸發(fā)器和控制電路構(gòu)成。發(fā)器

3、和控制電路構(gòu)成。邏輯符號邏輯符號 符號輸入中符號輸入中R端有效，在端有效，在此輸入為低電平時，輸出為此輸入為低電平時，輸出為0，稱之為異步清零。端子輸入稱之為異步清零。端子輸入端用端用R說明。說明。CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3 符號中符號中LD端為有效時，此端引端為有效時，此端引入線為低時，且時鐘入線為低時，且時鐘CP上升沿時，將上升沿時，將輸入端數(shù)字送到輸出端。同步預(yù)置。輸入端數(shù)字送到輸出端。同步預(yù)置。D0D1D2D3此端輸入信號用此端輸入信號用LD表示。表示。時鐘輸入信號用時鐘輸入信號用CP表示。表示。 當(dāng)當(dāng)CP上升沿上升沿, 并且并且CTT和和CTP 有效時

4、，計數(shù)器加有效時，計數(shù)器加1計數(shù)。計數(shù)。CTP、CTT：可作為使能端和多：可作為使能端和多片級聯(lián)使用片級聯(lián)使用。 當(dāng)當(dāng)Q3 Q2 Q1 Q0=1111 時，且時，且CTT等于等于1時時, 控制輸出端控制輸出端CO輸出輸出有效高電平。有效高電平。CO74161RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO74161外引線功能端排列圖外引線功能端排列圖 （一）四位二進(jìn)制同步計數(shù)器（一）四位二進(jìn)制同步計數(shù)器74161 741611R2CP3D04D15D26D37CTT8GNDUCC 16CO 15Q0 14Q1 13Q2 12Q3 11CTP 10LD 974161功能表功能表 Q3

5、Q2 Q1 Q0輸輸 入入輸輸 出出CPRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2 D1 D0 10 D3 D2 D1 D0 保持保持 11 0 保持保持 11 0 計數(shù)計數(shù) 11 1 1 1)1)異步清除：當(dāng)異步清除：當(dāng)R=0=0，輸出，輸出“0000”0000”狀態(tài)，狀態(tài)，與與CP無關(guān)。無關(guān)。2)2)同步預(yù)置：當(dāng)同步預(yù)置：當(dāng)C=1=1，LD=0=0，在在CP上升沿時上升沿時，輸出，輸出端反映輸入數(shù)據(jù)的狀態(tài)。端反映輸入數(shù)據(jù)的狀態(tài)。3)3)保持：當(dāng)保持：當(dāng)R= =LD=1=1時，時，CTP或或CTT有一個無效，各有一個無效，各觸發(fā)器均處于保持狀態(tài)。觸發(fā)器均處于保持

6、狀態(tài)。 4)計數(shù)：當(dāng)計數(shù)：當(dāng)LD = R = CPT= CTT =1時，按時，按二進(jìn)制自然二進(jìn)制自然碼碼計數(shù)。計數(shù)。 若初態(tài)為若初態(tài)為0000,15個個CP后，輸出為后，輸出為“1111”，進(jìn)位進(jìn)位CO = CTTQ3Q2Q1Q0 =1。第。第16個個CP作用后，輸出作用后，輸出恢復(fù)到恢復(fù)到0000狀態(tài)，狀態(tài)，CO = 0。 用用VHDL實現(xiàn)實現(xiàn)74161 LIBRARY IEEEUSE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;ENTITY v74LS161 IS PORT (CP,CR_L,LD_L,CTP,CTT:IN ST

7、D_LOGIC; D:IN UNSIGNED (3 DOWNTO 0); Q:OUT UNSIGNED (3 DOWNTO 0); CO:OUT STD_LOGIC);END v74LS161;ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ: UNSIGNED (3 DOWNTO 0);BEGIN PROCESS (CP,CTT,CR_L) 中間信號中間信號IQ是為了交換中間是為了交換中間數(shù)據(jù)。如果直接數(shù)據(jù)。如果直接用輸出用輸出Q，那么，那么定義的輸出必須定義的輸出必須為緩沖而不是輸為緩沖而不是輸出。出。 （一）四位二進(jìn)制同步計數(shù)器（一）

8、四位二進(jìn)制同步計數(shù)器74161 BEGIN IF CR_L=0 THEN IQ 0); END IF; IF (CPEVENT AND CP=1) THEN IF LD_L=0 THEN IQ = D; ELSIF (CTT AND CTP)=1 THEN IQ = IQ+1 END IF; IF (IQ=15) AND (CTT=1) THEN CO = 1; ELSE CO = 0; END IF; END IF； Q =IQ; END PROCESS;END v74LS161_arch; CR_L表示清表示清零信號且為低電零信號且為低電平有效。平有效。 CP上升沿有上升沿有效。效。 （二

9、）四位二進(jìn)制同步計數(shù)器（二）四位二進(jìn)制同步計數(shù)器74163 74163功能表功能表74161功能表功能表Q3 Q2 Q1 Q0輸輸 入入輸輸 出出CPRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2 D1 D0 10 D3 D2 D1 D0 保持保持 11 0 保持保持 11 0 計數(shù)計數(shù) 11 1 1 (1)(1)外引線排列和外引線排列和 74161相同。相同。(2)(2)置數(shù)，計數(shù)，置數(shù)，計數(shù)，保持功能與保持功能與74161相同。相同。(3)(3)清零功能與清零功能與74161不同。不同。特點：特點： 74163采用采用同步清零同步清零方式方式：當(dāng)當(dāng)R =0=0時，

10、且當(dāng)時，且當(dāng) CP 的的上升沿上升沿來到時來到時, ,輸出輸出Q0Q1Q2Q3 才全被清零。才全被清零。CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO74163RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO比較四位二進(jìn)制同步計數(shù)器比較四位二進(jìn)制同步計數(shù)器同步預(yù)置同步預(yù)置保持保持計數(shù)計數(shù)7416374161同步預(yù)置同步預(yù)置保持保持計數(shù)計數(shù)異步清零異步清零 同步清零同步清零連接成任意模連接成任意模M 的計數(shù)器的計數(shù)器(1) 同步預(yù)置法同步預(yù)置法(2) 反饋清零法反饋清零法(3) 多次預(yù)置法多次預(yù)置法( (三）三）74161/ 7416374161/ 74163功能擴展功

11、能擴展Q0Q1Q2Q301101 態(tài)序表態(tài)序表 計數(shù)計數(shù) 輸輸 出出 N Q3 Q2 Q1 Q0 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1例例1:1:設(shè)計一個設(shè)計一個M=10的計數(shù)器。的計數(shù)器。方法一方法一: : 采用后十種狀態(tài)采用后十種狀態(tài)CO=10(1) (1) 同步預(yù)置法同步預(yù)置法1CO74163RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3COCORLDCTTCTPCPf1101100110f/10例例2: 2: 同步預(yù)置

12、法設(shè)計同步預(yù)置法設(shè)計 M=24 計數(shù)器。計數(shù)器。00011000010000000（24）10=（11000）2需需 兩兩 片片初態(tài)為：初態(tài)為：0000 0001終態(tài)：終態(tài)：0001100000001000連接成任意模連接成任意模M 的計數(shù)器的計數(shù)器(1) 同步預(yù)置法同步預(yù)置法(2) 反饋清零法反饋清零法(3) 多次預(yù)置法多次預(yù)置法( (三）三）74161/ 7416374161/ 74163功能擴展功能擴展例例3: 3: 分析圖示電路的功能。分析圖示電路的功能。0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0

13、 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0 采用采用741610000011（2 2）反饋清零法）反饋清零法 態(tài)序表態(tài)序表 N Q3 Q2 Q1 Q0連接成任意模連接成任意模M 的計數(shù)器的計數(shù)器（1）同步預(yù)置法）同步預(yù)置法（2）反饋清零法）反饋清零法（3）多次預(yù)置法）多次預(yù)置法（三）（三）74161/7416374161/74163功能擴展功能擴展 M=10 計數(shù)器計數(shù)器 態(tài)序表態(tài)序表 N Q3 Q2 Q1 Q00 0 0 0 0(3)(3)多次預(yù)置法多次預(yù)置法例例4: 分析電路功能。分析電路功能。2 0 1 0 13 0 1

14、1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 000100011例例5：用：用VHDL語言設(shè)計多次預(yù)置的十進(jìn)制電路。語言設(shè)計多次預(yù)置的十進(jìn)制電路。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT10 IS; PORT(CLK:IN STD_LOGIC; DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT10;DATE_OUTCOUNT10C

15、LKARCHITECTURE COUNT10_ARC OF COUNT10 IS;BEGIN PROCESS VARIABLE TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN END PROCESS;END COUNT10_ARC;主程序主程序中間變量中間變量TEMP（3）到到TEMP（0）對應(yīng)輸出對應(yīng)輸出Q Q3 3Q Q2 2Q Q1 1Q Q0 0例例5：用：用VHDL語言設(shè)計多次預(yù)置的十進(jìn)制電路。語言設(shè)計多次預(yù)置的十進(jìn)制電路。WAIT UNTIL CLKEVENT AND CLK=1 ; IF TEMP=“1111” THEN TEMP=“0000”

16、ELSIF TEMP(2)=0 THEN TEMP(2 DOWNTO 0):=“100”; ELSE TEMP:=TEMP+1; END IF;DATE_OUT=TEMP; 計數(shù)到計數(shù)到Q Q2 2=0=0狀態(tài)時，則呈置狀態(tài)時，則呈置數(shù)狀態(tài)，下一個脈沖到來后，置數(shù)狀態(tài)，下一個脈沖到來后，置Q Q2 2Q Q1 1Q Q0 0=“100”=“100”，Q Q3 3維持不變。維持不變。其它情況按照其它情況按照84218421碼計數(shù)。碼計數(shù)。 計數(shù)到計數(shù)到1111狀態(tài)時，下一狀態(tài)時，下一個脈沖回到個脈沖回到0000狀態(tài)。狀態(tài)。 若干片同步計數(shù)器組成同步計數(shù)鏈時，就要利用計數(shù)控若干片同步計數(shù)器組成同步

17、計數(shù)鏈時，就要利用計數(shù)控制端制端CTT、CTP傳遞進(jìn)位信號。傳遞進(jìn)位信號。 （4 4）同步計數(shù)器的級聯(lián)）同步計數(shù)器的級聯(lián) 高位片計數(shù)的條件是：只有等低位片輸出為全高位片計數(shù)的條件是：只有等低位片輸出為全1，其進(jìn)位，其進(jìn)位輸出輸出CO=1時才能使高位片在輸入下一個計數(shù)脈沖后接收進(jìn)位時才能使高位片在輸入下一個計數(shù)脈沖后接收進(jìn)位信號開始計數(shù)，否則只能為保持狀態(tài)。信號開始計數(shù)，否則只能為保持狀態(tài)。 三、中規(guī)模異步計數(shù)器三、中規(guī)模異步計數(shù)器二、四位二進(jìn)制可逆計數(shù)器二、四位二進(jìn)制可逆計數(shù)器一、四位二進(jìn)制同步計數(shù)器一、四位二進(jìn)制同步計數(shù)器第二節(jié)第二節(jié) 計數(shù)器計數(shù)器3和和G3相關(guān)聯(lián)。相關(guān)聯(lián)。D A:數(shù)據(jù)輸入，

18、從高位數(shù)據(jù)輸入，從高位低位。低位。QD QA :數(shù)據(jù)輸出，數(shù)據(jù)輸出， 從高從高位位低位。低位。1. 邏輯符號邏輯符號二、四位二進(jìn)制可逆計數(shù)器二、四位二進(jìn)制可逆計數(shù)器74193 R=1時時，高電平有效，高電平有效，輸出清零。輸出清零。 只要只要DN為高電平有效，為高電平有效，UP上升沿到時，加上升沿到時，加1計數(shù)。計數(shù)。反之，反之， 只要只要UP 高電平有效，高電平有效， DN上升沿到時，減上升沿到時，減1計數(shù)。計數(shù)。 即雙時鐘輸入。即雙時鐘輸入。 LD當(dāng)?shù)碗娖綍r，數(shù)據(jù)從當(dāng)?shù)碗娖綍r，數(shù)據(jù)從輸入到輸出，且輸入到輸出，且異異步預(yù)置。步預(yù)置。DCBACCQQQQUPQ 減到最小減到最小值時產(chǎn)生借位值時

19、產(chǎn)生借位信號信號QCB=0 加到最大加到最大值時產(chǎn)生進(jìn)位值時產(chǎn)生進(jìn)位信號信號QCC=0CO=0DCBAQQQQDNQCBBO=074LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD74193功能表功能表二、四位二進(jìn)制可逆計數(shù)器二、四位二進(jìn)制可逆計數(shù)器74193 0 0 0 0 1 A B C D 0 0A B C D 加法計數(shù)加法計數(shù)1 0 1 減法計數(shù)減法計數(shù)1 0 1 保持保持11 0 1 QA QB QC QD輸輸 入入UPDN RLDA B C D輸輸 出出 連接成任意模連接成任意模M 的計數(shù)器的計數(shù)器(1) 接成接成M16

20、的計數(shù)器的計數(shù)器2. 74193功能擴展功能擴展二、四位二進(jìn)制可逆計數(shù)器二、四位二進(jìn)制可逆計數(shù)器74193 74LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例例6：用：用74193設(shè)計設(shè)計M=9 計數(shù)器。計數(shù)器。方法一方法一:采用采用異步預(yù)置、異步預(yù)置、加法計數(shù)加法計數(shù)（1）接成）接成M16的計數(shù)器的計數(shù)器 態(tài)序表態(tài)序表 N QD QC QB QA01

21、10CO=001f011074LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD方法二方法二:采用采用異步預(yù)置、異步預(yù)置、減減法計數(shù)法計數(shù)01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0例例7 7：用：用7419374193設(shè)計設(shè)計M=9 計數(shù)器。計數(shù)器。 態(tài)序表態(tài)序表N QD QC QB QA（1）接成）接成M16的計數(shù)器的計數(shù)器1001BO=00f 11001 連接成任意模連接成任意模M 的計數(shù)器的計數(shù)器(1) 接成接成

22、M16的計數(shù)器的計數(shù)器2. 741932. 74193功能擴展功能擴展二、四位二進(jìn)制可逆計數(shù)器二、四位二進(jìn)制可逆計數(shù)器74193 例例8: 8: 用用74193設(shè)計設(shè)計M=147 計數(shù)器。計數(shù)器。方法一方法一:采用采用異步清零、異步清零、加加法計數(shù)。法計數(shù)。M = (147)10 =(10010011)2需要兩片需要兩片74193（2）接成）接成M16的計數(shù)器的計數(shù)器1100100100000000M = (147)10 =(10010011)21001110011001001例例9:9:用用7419374193設(shè)計設(shè)計M=147 計數(shù)器計數(shù)器（2）接成）接成M16的計數(shù)器的計數(shù)器方法二方法二

23、:采用采用減法減法計數(shù)、計數(shù)、異步預(yù)置、異步預(yù)置、 利用利用BO端。端。三、中規(guī)模異步計數(shù)器三、中規(guī)模異步計數(shù)器二、四位二進(jìn)制可逆計數(shù)器二、四位二進(jìn)制可逆計數(shù)器一、四位二進(jìn)制同步計數(shù)器一、四位二進(jìn)制同步計數(shù)器第二節(jié)第二節(jié) 計數(shù)器計數(shù)器(1) 觸發(fā)器觸發(fā)器A：模：模2 CPA入入QA出出(2) 觸發(fā)器觸發(fā)器B、C、D：模：模5異步計異步計數(shù)器。數(shù)器。 CPB 入入QD QB出出1 . 邏輯符號邏輯符號三、異步計數(shù)器三、異步計數(shù)器74290QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB S9（1

24、）、S9（2）有效。有效。 不管不管R0（1）、R0（2）是否有效，數(shù)是否有效，數(shù)據(jù)輸出端為據(jù)輸出端為1001。 S9（1）、S9（2）有一個無效。有一個無效。 R0（1）、R0（2）輸入高電平，輸入高電平，數(shù)據(jù)輸出端清零。數(shù)據(jù)輸出端清零。0000(3(3)計數(shù)：當(dāng)計數(shù)：當(dāng)R0（1）、）、R0（2）及及S9（1）、）、S9（2）有低電平時有低電平時，且當(dāng)有且當(dāng)有CP下降沿下降沿時，即可以時，即可以實現(xiàn)計數(shù)。實現(xiàn)計數(shù)。 在外部將在外部將QA和和CPB連接構(gòu)成連接構(gòu)成8421BCD碼計碼計數(shù)。數(shù)。 f 從從CPA入，輸出從入，輸出從QD QA出。出。f 在外部將在外部將QD和和CPA連接構(gòu)成連接構(gòu)

25、成5421BCD碼計碼計數(shù)。數(shù)。 f 從從CPB入，輸出從入，輸出從QAQD QC QB出。出。f 0 0 計計 數(shù)數(shù) 0 0 0 0 0 0 三、異步計數(shù)器三、異步計數(shù)器74290輸輸 入入 輸輸 出出CP R0(1) R0(2) S9(1) S9(2) QA QB QC QD 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB例例 1：采用：采用74290 設(shè)計設(shè)計M=6計數(shù)器。計數(shù)器。方法一：利用方法一：利用R端

26、端00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 001100000 M=6 =6 態(tài)序表態(tài)序表N QA QB QC QDQD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQC例例 2：采用：采用74290 設(shè)計設(shè)計M=7計數(shù)器。計數(shù)器。 M=7 態(tài)序表態(tài)序表 N QA QB QC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用方法二：利用S 端端011

27、01001CPACPB例例 3：用：用74290 設(shè)計設(shè)計M=10計數(shù)器。計數(shù)器。 M=10 =10 態(tài)序表態(tài)序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用要求：采用5421碼計數(shù)碼計數(shù)fQD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPBCPA74LS290（2）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBCPA74L

28、S290（1）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBQ0Q1Q2Q3Q4Q5Q6Q7例例 4：用：用74290 設(shè)計設(shè)計M=88計數(shù)器。計數(shù)器。方法三：采用兩片方法三：采用兩片74290級聯(lián)級聯(lián)01寄存器寄存器移位寄存器移位寄存器單向移位寄存器單向移位寄存器雙向移位寄存器雙向移位寄存器第三節(jié)第三節(jié) 寄存器寄存器用來存放數(shù)據(jù)用來存放數(shù)據(jù)一、一、寄存器的分類寄存器的分類 R=0=0時，表示此信號時，表示此信號為低電平時，四個觸發(fā)器為低電平時，四個觸發(fā)器的輸出為零，是異步清除的輸出為零，是異步清除。（一）中規(guī)模寄存器（一）中規(guī)模寄存器74175 四個觸發(fā)器構(gòu)成的四

29、個觸發(fā)器構(gòu)成的寄存器。寄存器。 CP信號是時鐘，且信號是時鐘，且上升沿有效。上升沿有效。1.1.邏輯符號邏輯符號 2.功能功能二、寄存器二、寄存器 假設(shè)假設(shè)4是低位寄存器，是低位寄存器，1是是高位寄存器。高位寄存器。由由D觸發(fā)器的特性方程可知：觸發(fā)器的特性方程可知：DQn14nnQQ413nnQQ312nnQQ211 在移位脈沖的作用下，低在移位脈沖的作用下，低位觸發(fā)器的狀態(tài)送給高位，作位觸發(fā)器的狀態(tài)送給高位，作為高位的次態(tài)輸出。為高位的次態(tài)輸出。左移寄存器左移寄存器欲存入數(shù)碼欲存入數(shù)碼1011：1011采用串行輸入采用串行輸入 只有一個數(shù)據(jù)輸入端只有一個數(shù)據(jù)輸入端？解決的辦法：解決的辦法：

30、在在 4個移位脈沖的作用下個移位脈沖的作用下 ，依次送入數(shù)碼。，依次送入數(shù)碼。左移寄存器：左移寄存器： 先送高位，后送低位。先送高位，后送低位。右移寄存器：右移寄存器： 先送低位，后送高位。先送低位，后送高位。由于該電路為一左移寄存器，數(shù)碼輸入順序為：由于該電路為一左移寄存器，數(shù)碼輸入順序為：1011欲存入數(shù)碼欲存入數(shù)碼1011，即即D1D2D3D4= 1011101174LS195RJLDKRLOADCPQ0Q1Q2Q3D0CP Q3JD1D2D3KQ0Q1Q2Q3Q3D0D1D2D32. 2. 功能功能1. 1. 邏輯符號邏輯符號（二）（二）四位單向移位寄存器四位單向移位寄存器741957

31、4195(1) 清零：信號清零：信號R=0時時,將輸出將輸出寄存器置寄存器置“0000” (當(dāng)?shù)碗娖疆?dāng)?shù)碗娖綍r。時。(2) 送數(shù)：送數(shù)： LOAD=0時（低時（低電平），電平），CP的上升沿到，的上升沿到，將輸入端數(shù)據(jù)送到輸出，即將輸入端數(shù)據(jù)送到輸出，即當(dāng)當(dāng)R=1，當(dāng)，當(dāng)CP 時，執(zhí)時，執(zhí)行并行送數(shù)。行并行送數(shù)。(3) 右移：即當(dāng)右移：即當(dāng)R=1，LOAD=1時，時， CP上升沿時，將輸出端上升沿時，將輸出端數(shù)據(jù)向高位移一次，即當(dāng)數(shù)據(jù)向高位移一次，即當(dāng)CP 時，執(zhí)行右移：時，執(zhí)行右移： 輸出輸出Q0由由J、K決定決定, Q0Q1， Q1Q2 ，Q2Q3。Q3溢出溢出74195功能表功能表（二）

32、（二）四位單向移位寄存器四位單向移位寄存器74195輸輸 入入 輸輸 出出0 X X X X X X 0 0 0 0 1 0 d0 d3 X X d0 d1 d2 d3 d311 0 0 1 X X X X Q0n Q1n Q2n Q3n Q3n1 1 X X 0 1 Q0n Q0n Q1n Q2n Q2n 1 X X 0 0 Q0n Q1n Q2n Q2n1 1 X X 1 1 Q0n Q1n Q2n Q2n11 1 X X 1 0 Q0n Q1n Q2n Q2n R CP LOAD D0 D3 J K Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q3n+101Q02. 2. 功能功能1

33、. 1. 邏輯符號邏輯符號（三）（三）四位雙向移位寄存器四位雙向移位寄存器74194(1) 清零：清零： 信號信號R =0時時(當(dāng)?shù)碗姰?dāng)?shù)碗娖綍r平時),將輸出寄存器置將輸出寄存器置“0000”, 優(yōu)先級最高。優(yōu)先級最高。(2) 送數(shù)：當(dāng)送數(shù)：當(dāng)R=1，MA=MB=1時時，當(dāng)，當(dāng)CP 時，即時，即CP的上升沿，的上升沿，將輸入端數(shù)據(jù)送到輸出，執(zhí)行并將輸入端數(shù)據(jù)送到輸出，執(zhí)行并行送數(shù)。行送數(shù)。(3) 保持：保持：MA和和MB為低電平時，為低電平時，保持輸出狀態(tài)不變。保持輸出狀態(tài)不變。(4)右移右移: MA為高為高, MB為低電平為低電平時，且時，且CP的上升沿，將輸出端的上升沿，將輸出端數(shù)據(jù)向右位

34、移一次，即當(dāng)數(shù)據(jù)向右位移一次，即當(dāng)R=1，MA=1,MB=0時，當(dāng)時，當(dāng)CP 時，執(zhí)時，執(zhí)行右移：行右移：輸出輸出Q0由由DSR決定決定, Q0Q1，Q1Q2 ，Q2Q3。(5)左移左移: MA為低為低,MB為高電平時，為高電平時，且且CP的上升沿，將輸出端數(shù)據(jù)的上升沿，將輸出端數(shù)據(jù)向左位移一次，即當(dāng)向左位移一次，即當(dāng)R=1，MA=0,MB=1時，當(dāng)時，當(dāng)CP 時，執(zhí)時，執(zhí)行左移：行左移：輸出輸出Q3由由DSL決定決定, Q3Q2，Q2Q1 ，Q1Q0。 Q0溢出。溢出。CPMB74LS194RCP RMAQ0Q1Q2Q3AMAADSRDSRBCDBDSLCDDSLMBQ0Q1Q2Q3（三）（

35、三）四位四位雙向移位寄存器雙向移位寄存器7419474194功能表功能表 輸輸 入入 輸輸 出出0 X X X X X X X 0 0 0 0 X d0 d3 1 1 X d0 d1 d2 d3 11 0 0 X X X X X X Q0n Q1n Q2n Q3n 1 1 X X 0 1 X Q0n Q1n Q2n 0 X X 0 1 X Q0n Q1n Q2n 1 X X X 1 0 1 Q1n Q2n Q3n X X X 1 0 0 Q1n Q2n Q3n 1 X X X X 0 0 X Q0n Q1n Q2n Q2n 1 R CP DSR D0 D3 MB MA DSL Q0n+1 Q1

36、n+1 Q2n+1 Q3n+11010LIBRARY IEEE USE IEEE.std_logic_1164.all; ENTITY vshiftreg IS PORT (CP，R，DSR,DSL:IN STD_LOGIC; S: STD_LOGIC_VECTOR (2 DOWNTO 0); -FUNCTION SELECT D: STD_LOGIC_VECTOR (7 DOWNTO 0); -DATA IN Q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); -DATA OUTEND vshiftreg; ARCHITECTURE vshiftreg_arch O

37、F vshiftreg IS SIGNAL IQ: STD_LOGIC_VECTOR (7 DOWNTO 0); BEGIN 用用VHDLVHDL程序?qū)崿F(xiàn)程序?qū)崿F(xiàn)8 8位移位寄存器位移位寄存器 定義一個中間信號定義一個中間信號IQ （三）（三）四位四位雙向移位寄存器雙向移位寄存器74194 PROCESS(CP,R,IQ) BEGIN IF ( R=1) THEN IQ 0); -異步清除 ELSIF (CPEVENT AND CP=1) THEN CASE CONV_INTEGER(S) IS WHEN 0 = NULL; -保持 WHEN 1 = IQ IQ IQ IQ IQ IQ IQ

38、NULL; END CASE; END IF; Q = IQ; END PROCESS; END vshiftreg_arch; R信號為異步清信號為異步清零，不考慮零，不考慮CP信號。信號。 用用CONV_INTEGER將將S所屬數(shù)所屬數(shù)據(jù)類型據(jù)類型STD_LOGIC_VECTOR轉(zhuǎn)換轉(zhuǎn)換到整數(shù)類型。到整數(shù)類型。 根據(jù)根據(jù)MA、MB、MC的值，用的值，用CASE語語句描述了句描述了8種移位操作。種移位操作。 在在CASE語句中，用語句中，用WHEN OTHERS覆蓋沒有考慮到的值域覆蓋沒有考慮到的值域 。 “NULL”語句語句描述無任何操作，即保持原狀態(tài)。描述無任何操作，即保持原狀態(tài)。 2.

39、 環(huán)形計數(shù)器環(huán)形計數(shù)器1. 數(shù)據(jù)轉(zhuǎn)換數(shù)據(jù)轉(zhuǎn)換3. 扭環(huán)形計數(shù)器扭環(huán)形計數(shù)器4. 分頻器分頻器（四）寄存器的應(yīng)用（四）寄存器的應(yīng)用1.1.七位串行七位串行并行轉(zhuǎn)換并行轉(zhuǎn)換CPR CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB= Q7 操作操作 0 0 0 0 0 0 0 0 0 100000000111并行送數(shù)并行送數(shù)清零清零1 D0 0 1 1 1 1 1 1 1串行輸入串行輸入1111D001100右移右移2 D1 D0 0 1 1 1 1 1 11111D1D0110右移右移串行串行并行并行1Q0Q1Q2Q3DSR011MB1Q4Q5Q6Q71111MAMBMA74LS1

40、94（1）RCP MAADSRBCDDSLMB74LS194（2）RCP MAADSRBCDDSLMBQ0Q1Q2Q3Q0Q1Q2Q374LS194（2）RCP MAADSRBCDDSLMBCP1Q0Q1Q2Q3DSR10MB1Q4Q5Q6Q7MAMBMA串行串行輸出輸出11D0D1D2D3D4D5D674LS194（1）RCP MAADSRBCDDSLMB七位七位并行并行串行串行 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB 操作操作 1 0 D0 D1 D2 D3 D4 D5 D6 101并行送數(shù)并行送數(shù)啟動啟動2 1 0 D0 D1 D2 D3 D4 D5 10右移右

41、移3 1 1 0 D0 D1 D2 D3 D4 10右移右移&D6D00D4D2D5D1D3D501D3D1D4D0D2直到直到Q5Q4 Q3Q2 Q1Q0=111111D01111011重新重新預(yù)置預(yù)置1例例1：用：用74195構(gòu)成構(gòu)成M=4的環(huán)形計數(shù)器。的環(huán)形計數(shù)器。2.2.環(huán)形計數(shù)器環(huán)形計數(shù)器K1LOADCPQ0Q1Q2Q31Q3J000啟動啟動 態(tài)序表態(tài)序表 Q0 Q1 Q2 Q3注意：注意：（1 1）電路除了有效計數(shù)循環(huán)）電路除了有效計數(shù)循環(huán)外，還有五個無效循環(huán)。外，還有五個無效循環(huán)。（2 2）不能自啟動，）不能自啟動，工作時首工作時首先在先在LOAD加啟動信號進(jìn)行預(yù)加啟動信

42、號進(jìn)行預(yù)置。置。74LS195RJLDCP KQ0Q1Q2Q3Q3D0D1D2D3環(huán)形計數(shù)器設(shè)計環(huán)形計數(shù)器設(shè)計（2）判斷觸發(fā)器個數(shù)：）判斷觸發(fā)器個數(shù)： 計數(shù)器的模計數(shù)器的模 n(n為移位寄存器為移位寄存器的個數(shù)的個數(shù))。（1）連接方法：）連接方法： 將移位寄存器的輸出將移位寄存器的輸出Q3反饋到反饋到、K輸入端。輸入端。1 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1例例2 2：設(shè)計一：設(shè)計一M=8=8的扭環(huán)形計數(shù)器。的扭環(huán)形計數(shù)器。KCPQ0Q1Q2Q3Q3J0000啟動啟動 態(tài)序表態(tài)序表 Q0 Q1 Q2 Q3 0 注意：注

43、意：（1 1）電路除了有效計數(shù)循環(huán)外，）電路除了有效計數(shù)循環(huán)外，還有一個無效循環(huán)。還有一個無效循環(huán)。（2 2）不能自啟動，）不能自啟動， 工作時首先在工作時首先在R端加啟動脈沖信號清零。端加啟動脈沖信號清零。74LS195RJLDCP KQ0Q1Q2Q3Q3D0D1D2D3扭環(huán)形計數(shù)器設(shè)計扭環(huán)形計數(shù)器設(shè)計（2）判斷觸發(fā)器個數(shù)：）判斷觸發(fā)器個數(shù)： 計數(shù)器的模計數(shù)器的模2 n (n為移位寄存器的為移位寄存器的位數(shù)位數(shù))。（1）連接方法：）連接方法： 將移位寄存器的輸出將移位寄存器的輸出Q3經(jīng)反相器后經(jīng)反相器后反饋到反饋到、K輸入端。輸入端。分頻器分頻器第四節(jié)第四節(jié) 序列碼發(fā)生器序列碼發(fā)生器一、反饋

44、型序列碼發(fā)生器一、反饋型序列碼發(fā)生器二、計數(shù)器型序列碼發(fā)生器二、計數(shù)器型序列碼發(fā)生器 按一定規(guī)則按一定規(guī)則排列的周期性串排列的周期性串行二進(jìn)制碼。行二進(jìn)制碼。任意長度的序列碼任意長度的序列碼1CP0Q0Q1Q2Q3ADSRBCDDSL1&1&CP74LS194RCP MAADSRBCDDSLMBQ0Q1Q2Q3一、反饋型最長線性序列碼發(fā)生器一、反饋型最長線性序列碼發(fā)生器 反饋移位型序列碼發(fā)生器是由反饋移位型序列碼發(fā)生器是由移位寄存器和組合反饋電路組成。移位寄存器和組合反饋電路組成。 230SL QQQD 工作在工作在左移操作狀左移操作狀態(tài)態(tài) 。態(tài)序表態(tài)序表N Q0 Q1 Q2

45、Q3 DSL0 0 1 1 1 11 1 1 1 1 02 1 1 1 0 03 1 1 0 0 14 1 0 0 1 15 0 0 1 1 1 在時鐘脈沖在時鐘脈沖作用下，作用下，Q3輸出輸出110011110011100111100111。 在上述序列信號中，在上述序列信號中，110011是一個是一個循環(huán)周期，其循環(huán)長度循環(huán)周期，其循環(huán)長度S=6。如果由。如果由不不同的同的Q端端輸出，其輸出，其序列中序列中1和和0的排列相的排列相同，僅是初始相位不同。同，僅是初始相位不同。 二、計數(shù)器型序列碼發(fā)生器二、計數(shù)器型序列碼發(fā)生器2.2.按要求設(shè)計組合輸出電路。按要求設(shè)計組合輸出電路。計數(shù)器計數(shù)器

46、+ +組合輸出電路組合輸出電路（一）電路組成（一）電路組成（二）設(shè)計過程（二）設(shè)計過程 1. 根據(jù)序列碼的長度根據(jù)序列碼的長度S設(shè)計模設(shè)計模S計計數(shù)器，狀態(tài)可以自定。數(shù)器，狀態(tài)可以自定。例例3：設(shè)計一產(chǎn)生：設(shè)計一產(chǎn)生110001001110序列碼發(fā)生器。序列碼發(fā)生器。第一步：設(shè)計計數(shù)器第一步：設(shè)計計數(shù)器 （1）序列長度）序列長度S=12，可以，可以設(shè)計模設(shè)計模12計數(shù)器。計數(shù)器。（2）選用）選用74161。（3）采用同步預(yù)置法。）采用同步預(yù)置法。（ 4 ） 設(shè) 定 有 效 狀 態(tài) 為） 設(shè) 定 有 效 狀 態(tài) 為 QDQCQBQA=01001111。二、計數(shù)器型序列碼發(fā)生器二、計數(shù)器型序列碼發(fā)

47、生器1CO11CPQAQBQCQD00101CO74161RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO第二步：設(shè)計組合電路第二步：設(shè)計組合電路 （1）列出真值表列出真值表（2）卡諾圖化簡卡諾圖化簡（3）采用采用8輸入輸入數(shù)據(jù)選擇器實現(xiàn)數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)邏輯函數(shù)：二、計數(shù)器型序列碼發(fā)生器二、計數(shù)器型序列碼發(fā)生器QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0QBQ

48、AQDQC0001111000011110111100011101XXXXZ 若對應(yīng)的方格內(nèi)若對應(yīng)的方格內(nèi) 有有0也有也有1，則應(yīng)為，則應(yīng)為1格格對應(yīng)的對應(yīng)的輸入輸入變量的積之和變量的積之和（此積之和式中（此積之和式中只能含余下的變量只能含余下的變量）。）。 若對應(yīng)于選擇器卡諾圖的方格內(nèi)若對應(yīng)于選擇器卡諾圖的方格內(nèi)全為全為1，則此，則此Di= 1；反之，若方格內(nèi)；反之，若方格內(nèi)全為全為0，則，則Di = 0。與函數(shù)的卡諾圖比較，可確定相應(yīng)的數(shù)據(jù)輸入與函數(shù)的卡諾圖比較，可確定相應(yīng)的數(shù)據(jù)輸入Di。二、計數(shù)器型序列碼發(fā)生器二、計數(shù)器型序列碼發(fā)生器八選一選擇器實現(xiàn)函數(shù)：地址邏輯變量八選一選擇器實現(xiàn)函數(shù)：地址邏輯變量A2A1A0DQBQAQDQC0001111000011110111100010100XXXXZA0DA2A1000111100001