試驗二異步清零和同步使能的4位計數(shù)器

1、西南科技大學(xué)實驗報告FPG艦代數(shù)字系統(tǒng)設(shè)計實驗題目：含異步清零和同步使能的4位加法計數(shù)器專業(yè)班級：學(xué)生姓名：學(xué)生學(xué)號：實驗時間：指導(dǎo)教師：實驗二含異步清0和同步使能的4位加法計數(shù)器、實驗?zāi)康?學(xué)習(xí)時序電路的設(shè)計、仿真和硬件測試，進一步熟悉VHDL技術(shù)。、原理說明：圖2.1是一含計數(shù)使能、異步復(fù)位和計數(shù)值并行預(yù)置功能4位加法計數(shù)器，例 2.1是其VHDL描述。由圖2-1所示，4位鎖存器；rst是異步清0信號，高電平有效；clk是鎖存信號；D3.0是4位數(shù)據(jù)輸入端。ENA是使能信號，當 ENA為1'時，多路選擇器將加1器的輸出值加載于鎖存器的數(shù)據(jù)端；當ENA為0'時將"0

2、000"加載于鎖存器。圖2-1含計數(shù)使能、異步復(fù)位和計數(shù)值并行預(yù)置功能4位加法計數(shù)器三、實驗內(nèi)容:1、在QuartusII上對例2-1進行編輯、編譯、綜合、適配、仿真。說明例中各語句 的作用，詳細描述示例的功能特點，給出其所有信號的時序仿真波形?！纠?-1】module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT); 端口聲明input CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output3:0 OUTY;output COUT;reg3:0 OUTY;reg COUT;/寄存器變量 OUTY ,位寬為

3、1wire CLK_1;wire RST_1;wire ENA_1;assign CLK_1 = CLK;assign RST_1 = RST;assign ENA_1 = ENA;always(posedge CLK or negedge RST)/* 當 CLK 上升沿或者 RST 上升沿時，觸發(fā) always模塊執(zhí)行*/begin if(!RST) beginOUTY<=4'b0000;COUT<=1'b0;/*當復(fù)位信號等于 0時，計數(shù) OUTY、COUT置0*/ end else if(ENA) /*當使能信號為1時，計數(shù)器計數(shù)工作*/ begin OUT

4、Y<=OUTY+1;COUT<=OUTY0 & OUTY1 & OUTY2 & OUTY3; /*計數(shù)顯示 */end end endmodule2保存計數(shù)器程序為 CNT4B.vhd ,進行功能仿真、全編譯、時序仿真，如出現(xiàn)錯誤 請按照錯誤提示進行修改，保證設(shè)計的正確性。3鎖定引腳pinlocationDE2上的名稱ENAPIN_N25SW0CLKPIN_G26KEY0RSTPIN_N23KEY1OUTY0PIN_AC21LEDR7OUTY1PIN_AA14LEDR8OUTY2PIN_Y13LEDR9OUTY3PIN_AA13LEDR10COUTPIN_Y

5、12LEDG8CLK_1PIN_AE22LEDG0RST_1PIN_AF22LEDG1ENA_1PIN_AE23LEDR04 下載采用JATG方式進行下載，通過 ENA,CLK,RST 輸入，觀察的LEDR0 , LEDR7, LEDR8 , LEDR9 , LEDR10 , LEDG0 , LEDG1 , LEDG8亮滅驗證計數(shù)器的 邏輯功能。5 使用SIGNALTAP II對CNT4B計數(shù)器中的 COUT, OUTY 進行實時測試。四、實驗結(jié)果與分析功能仿真：Master Time Bar:39.93 摘Niun aat30.93 DL-UKCLKB 1CKK_JB 1oCOUTB INA

6、B 03ENAJB 0t*>國 OUTTb oooa由RSTB 1oBST_11 1小 | F口inter:p =5.65 nsI nterval:10. Q n=StartEnd:ZO.O ns1【0000JJ時序編譯:庭 |CNT4B曰 FlitsD«nct Dtsicn- Flits-I-產(chǎn) crr4B v:""I S4f LtAt h Fili三。OtlHF FlliSL B即蚓E1秒 CcmXaiice R卻M - Flu即E-5Ebi*E |乳的上事師K修中E、當國UgU刖Hu 胃Flmr Sowutf 聿1 Plw £tttiofx

7、會函 Fl" lMb-D«£auLt glRfl Pl" T1*E TirFl, w 5 LxluxSuccaiiful Tlu Pnb E 31 ：26 1ZOUS營國Fix L4Qnirtm H Vtriian6.D bcild 37E D4/ZT/2DDB EJ fifb Edi. U an, i»Sl 1 AnaJysL i. Syn?!Erviiian HanaCHT43.號PiittrTuf-l«nl btidp Hm&»CHT彳重*_| A±%aa'bl atF-ilpCfd«

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12、tEndps10.0 ns20.0 ns_Value atM* 39, D：1>E CU J B 1 j 3CLE_1 1 B 1coinb oEVAB 0石E隊 1B 0 1田 口mI ? qooo :ooooBST I B 1 ij3BST_1Blr下載情況:口百。國電里1i?n Of*|cwi0，口產(chǎn)磔售等也J9金1DOHPHrfKtNagAcr= '且 CNT4G vj 逋 CNT4D.¥wf0 匚ompisfiffii 柯eport 0 SrnJrtranRflE»it - .串 Mii9rmort E由h回 CWHB.c=df|JTAG丁口電時$心

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14、 tss % Tlm31 ->i£ J 丁 HEES tj co 1< ><ll>1際 ChdiwF|乂 Pl /_J日 CHUB M最終結(jié)果:ms 2006熄心以：心招co金京TeeAli«sHimep Vdlue 中 了18”2021222323 i>COUI. 0Oh )5Yc日hX a X 口h 義 Eh ；( Fh )c gh_ ?1 1h 乂 2h )oOUT惻_o_O4JTYPI04>-O(JTY104yOUTYlfll_o_Ilrr| Ci>色 CNT4B ripX因 Bata 用1 SetwHieiaichy

15、 Displ 回, OTMaL Log 圓國 CNT4B固nf加現(xiàn)4falo_si 0包1 l-ap_l五、思考題1、改寫例2-1,用兩個always語句實現(xiàn)模塊功能？答：module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);input CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output3:0 OUTY;output COUT;reg3:0 OUTY;reg COUT;wire CLK_1;wire RST_1;wire ENA_1;assign CLK_1 = CLK;assign RST_1 = RS

16、T;assign ENA_1 = ENA;always(posedge CLK or negedge RST)beginif(!RST)beginOUTY<=4'b0000;COUT<=1'b0;endelseOUTY= OUTY+1 ;always (OUTY )if(ENA)beginOUTY<=OUTY+2 'b1;COUT<=OUTY0 & OUTY1 & OUTY2 & OUTY3;endendassign COUT<=OUTY0 & OUTY1 & OUTY2 & OUTY3;endmodule2、邏輯分析儀的功能是什么？它在 FPGA設(shè)計中的作用是什