EEPROM存儲器概述

1、非易失性存儲器概述一、介紹這篇文章論述了非易失性存儲器（NVM）基本概況。第1部分介紹了非易失性存儲器的主要背景以及一些存儲器的基本術(shù)語。第2部分主要闡述了非易失性存儲器的工作原理（通過熱電子注入實(shí)現(xiàn)編程）。第3部分包含了非易失性存儲器的擦除原理，以及隧道效應(yīng)。第4部分介紹了用于預(yù)測非易失性存儲器的編程特性的模型，用“幸運(yùn)電子”模型來表述熱電子注入模式。第5部分主要介紹非易失性存儲器可靠性，包括在數(shù)據(jù)保存、耐受力和干擾影響下的可靠性。關(guān)鍵詞：非易失性，存儲器，熱電子注入，隧道效應(yīng)，可靠性，保存，存儲干擾，EEPROM，F(xiàn)lash EEPROM。存儲器分為兩大類：易失性存儲器和非易失性存儲器。易

2、失性存儲器在掉電后會失去其所存儲的數(shù)據(jù)，故而需要繼續(xù)不斷的電源才能保存數(shù)據(jù)。大部分的隨機(jī)存取存儲器（RAM）都是易失性的。非易失性存儲器則在掉電后不會丟失數(shù)據(jù)。一個(gè)非易失性存儲器（NVM）本質(zhì)上是一個(gè)MOS管，由一個(gè)源極、一個(gè)漏極、一個(gè)門極，以及一個(gè)浮柵。與常用的MOSFET不同的是，NVM多了一個(gè)浮柵，浮柵與其它部分是絕緣的。非易失性存儲器又細(xì)分為兩個(gè)主要的分類：浮柵型和電子俘獲型。Kahng 和 Sze在1967年發(fā)明了第一個(gè)浮柵型器件。在這種器件中，電子受隧道效應(yīng)的影響，通過一個(gè)3nm厚的二氧化硅層，從一個(gè)浮柵中轉(zhuǎn)移到基層中。通過隧道效應(yīng)，非易失性存儲器可以更容易地被擦除或改寫，通常隧道

3、效應(yīng)只在厚度小于12nm的氧化物中存在。浮柵中存儲電子后，可以使得閾值電壓被降低或者提高，而閾值電壓的高低也就分別代表了邏輯值1或0。在浮柵型存儲器件中，電子（也即是數(shù)據(jù)）存儲在浮柵中，故而掉電后，數(shù)據(jù)不會丟失。所有的浮柵型存儲器件都是一樣的存儲單元結(jié)構(gòu)，如下圖1所示，一個(gè)存儲單元由門極MOS管堆疊而成。第一個(gè)門是浮柵門，被埋在柵氧化層（Gate Oxide）和內(nèi)部多晶硅絕緣層（IPD）之間，位于控制門（Control Gate）的下方。內(nèi)部多晶硅絕緣層將浮柵隔絕起來，它可以是氧化物，或者氧化物-氮化物-氧化物層（ONO）。SiO2絕緣層將MOS管包圍起來，作為保護(hù)層，使其免受劃傷和雜質(zhì)污染。

4、第二個(gè)門極是控制門，這個(gè)門是可以被外部所接觸到的。浮柵門常用在EPROM里（Electrically Programmable Read Only Memory）和EEPROM里（Electrically Erasable and Programmable Read Only Memory）。圖1：基本的浮柵門結(jié)構(gòu)電子俘獲型器件最早于1967年發(fā)明，是最早的電改寫（Electrically Alterable）半導(dǎo)體器件。在這類器件中，電子（即數(shù)據(jù)）存儲在分立的氮化物陷阱中，并且掉電后仍能保持。電子俘獲型器件通常用在MNOS (Metal Nitride Oxide Silicon，金屬氮-氧

5、化物半導(dǎo)體) 3, 4, SNOS (Silicon Nitride Oxide Semiconductor硅氮-氧化物半導(dǎo)體) 5, 和 SONOS (Silicon Oxide Nitride Oxide Semiconductor硅氧化物-氮化物-氧化物半導(dǎo)體) 6中。典型的電子俘獲型存儲器結(jié)構(gòu)可參考圖2。圖2 ：MNOS存儲單元MNOS存儲器件中的電子是通過量子隧道效應(yīng)，由溝道注入到氮化物中，注入要穿過一層超薄的氧化物，通常厚度在1.5-3nm之間。第一個(gè)EPROM浮柵型器件，其浮柵是由重?fù)诫s的多晶硅組成，這種材質(zhì)之前通常用在雪崩注入MOS存儲器中（FAMOS）。其中的柵氧化層的厚度約

6、為100nm，以防止浮柵與基層之間短路或者漏電。EPROM寫入時(shí)，對漏極（Drain）施加一個(gè)偏置電壓，使之產(chǎn)生雪崩效應(yīng)，此時(shí)電離物中的電子即可通過漏極注入到浮柵中。FAMOS只能用VU或者X射線進(jìn)行擦除。EPROM一般被當(dāng)作系統(tǒng)樣機(jī)設(shè)計(jì)中的工具?，F(xiàn)在，EPROM有兩種，一種陶瓷封裝，提供了石英窗口，可供UV照射來進(jìn)行改寫；另一種塑封，沒有石英窗口，這種器件是一次改寫器件（OTP）。OTP器件的優(yōu)點(diǎn)是價(jià)格便宜，然而，組裝后無法進(jìn)行額外的測試。陶瓷封裝的EPROM相對較貴，組裝后也可以進(jìn)行額外的測試，存儲內(nèi)容也可由UV光來改寫。盡管早在1970年代，UV擦除、電編程的存儲器件成功商業(yè)化，但制造一

7、種電擦寫的存儲器件（EEPROM）仍有相當(dāng)大的吸引力。H.lizuka等人發(fā)明了第一只可電擦寫的NVM，即層疊式雪崩注入MOS存儲器件（SAMOS，專業(yè)名詞，翻譯不準(zhǔn)，還是盡量搜英文吧）。SAMOS由一個(gè)外部控制極，兩個(gè)多晶硅極組成。外部控制極使得電擦除成為可能，并且能提高擦除效率。EEPROM可以通過電來改寫數(shù)據(jù)，從而取代了UV照射方法，相比UV照射來說，EEPROM的優(yōu)勢在于更便宜的封裝價(jià)格、更方便的擦寫。劣勢就是EEPROM的存儲單元的體積相比EPROM要大上兩三倍 ，所以EEPROM的晶粒體積更大。EEPROM存儲單元由兩個(gè)晶體管組成，一個(gè)浮柵晶體管，一個(gè)選擇極晶體管，如圖3所示。當(dāng)要

8、改寫數(shù)據(jù)時(shí)，通過選擇極晶體管來選擇或反選某個(gè)浮柵。再加上糾錯(cuò)電路或者冗余電路，晶料的體積又變得更大了。圖3：具有選擇極的EEPROM在20世紀(jì)80年代，一種新的非易失性存儲器被發(fā)明出來，它就是Flash EEPROM。這個(gè)產(chǎn)品最初只不過是把EPROM改變了一下，使其變得可以電擦寫而已。這種器件通過熱電子注入效應(yīng)來進(jìn)行寫入，通過隧道效應(yīng)進(jìn)行擦除。Flash EEPROM不能按位擦寫，每次都只能擦除整片芯片或者其中某一個(gè)扇區(qū)。由于Flash不需要EEPROM進(jìn)行位擦除所需要的選擇極，故而Flash移除了選擇極，因此flash的存儲單元比EEPROM小兩到三倍。這種類型的Flash EEPROM的單

9、元結(jié)構(gòu)與圖1的類似。（術(shù)語翻譯此處省略）二、基本編程方法針對浮柵型和電子俘獲型器件，編程需要將電子分別注入到浮柵或氮化層中。要改變NVM中的電荷（或者說數(shù)據(jù)），有兩個(gè)基本的方法可以使用：薄氧化物中的FN隧道效應(yīng)（厚度小于12nm）或者是熱電子注入。1， 隧道效應(yīng)在NVM中最重要的改寫方法之一就是隧道效應(yīng)。當(dāng)一個(gè)大的電壓Vcg施加于是控制極上時(shí)，它的能帶結(jié)構(gòu)會受到影響，如下圖4所示。圖4：浮柵型存儲器通過隧道效應(yīng)編程時(shí)的能帶結(jié)構(gòu)示意圖如上圖：ec和ev分別為傳導(dǎo)帶和化合帶，Eg是能隙（對于硅材質(zhì)來說為1.1電子伏帶），fb硅-二氧化硅能量墊壘（對電子來說是3.2電子伏特，對空洞來說是4.7電子伏

10、特）。施加電壓Vcg產(chǎn)生的電場形成電位勢。對于基帶中的電子來說，勢壘提供了一個(gè)隧道，最被電子通過柵氧化物，聚集到多晶硅浮柵中。對于IPD和柵氧化層來說，它們的能帶是不一樣的，這主要是因?yàn)樗麄兊牟牧虾穸炔町愃鶎?dǎo)致。IPD厚度在般在25到45nm之羊，而柵氧化層只有512nm。浮柵中的電子會產(chǎn)生一個(gè)隧道電流，如下式：(1)其中：(2)(3)h表示普朗克常數(shù)；表示注射表面的能量墊壘（對硅-二氧化硅來說，是3.2電子伏特）；q表示每個(gè)電子所帶的電荷（ 1.6x10-19庫侖）m表示一個(gè)自由電子的質(zhì)量；m*表示電子在能隙中的有效質(zhì)量（0.42m），= h/2?inj表示注射表面的電場(V/cm)Vapp

11、 氧化物隧道的跨導(dǎo)電壓；Vfb 表示平能帶電壓；tox 表示隧道氧化層的厚度；式1顯示隧道電流隨著電壓Vapp的增加而呈指數(shù)增長，增加的電流同時(shí)又會增加氧化層上的電場強(qiáng)度。圖5顯示了NVM跨扇區(qū)的電子隧道效應(yīng)電位Vcg與源極電壓Vs、漏極電壓Vd以及基極電壓Vsub是一致的。圖5：Flash編程中的隧道效應(yīng)另外，還有一種方法可以進(jìn)行Flash編程操作，此方法稱為漏極隧道法。在某些對編程速度有要求的場合，此方法可能更適用，如圖6所示，更小的注射面積意味著更大的隧道電流。圖6：用漏極隧道法對Flash進(jìn)行編程2，熱電子注入（HCI）NVM也可以采用熱電子注入方法來進(jìn)行編程。熱電子注入方法如下：對于

12、以P型半導(dǎo)體為基材，N型半導(dǎo)體作NVM的存儲器，采用熱電子注入；對于N型半導(dǎo)體為基材，P型半導(dǎo)體作NVM的存儲器，采用熱空穴注入。熱空穴注入的速度非常慢，因?yàn)榭昭ǖ馁|(zhì)量和硅-二氧化硅能勢壘問題。也因?yàn)槿绱?，目前所有NVM制造商均采用P型半導(dǎo)體為基材，N型半導(dǎo)體作NVM來制造存儲器。對于單個(gè)存儲單元來說，熱電子注入編程的時(shí)候是通過漏極給浮柵注入熱電子。當(dāng)漏極加上電壓Vd時(shí)，熱電子被側(cè)向電場加速，沿道溝道進(jìn)入到更高電勢的柵極耗盡區(qū)。一旦電子獲得足夠能量，就可以穿過基層與絕緣層能量墊壘（3.2電子伏特）。在正電壓Vd和溝道電壓的作用下，被注入到N溝道氧化物存儲單元中的電子會返回到基材中，除非這時(shí)候有

13、一個(gè)更高的正電壓Vcg來將電子推回浮柵中。NVM熱電子注入過程中的能墊帶如圖7所示。圖7：NVM熱電子注入過程中的能墊帶當(dāng)浮柵完全充電后，門電流Ig會減少到零為止。這是因?yàn)檠趸镫妶鲭妷篍ox開始排斥電子（在注入過程中，是吸引電子）。一般來說，Vcg給浮柵充電，而Vd增加編程的速度。正如圖8所示的跨扇區(qū)NVM熱電子注入過程。Vcg和Vd分別為15V和10V，而Vs和Vsub為地電位。圖中P面也有顯示，它也是分離N溝道和P型MOS管的必要步驟。圖8：熱電子注入過程中的編程方法三、基本擦除方法第二部分講到了兩種編程方法，隧道效應(yīng)法和熱電子注入法。為了對NVM重新編程，第一步就是要擦除其中的數(shù)據(jù)。這

14、一部分將介紹工業(yè)中通用的擦除方法。注入到浮柵中的電子被電墊位3.2電子伏特的氧化物能勢壘所困住。由于硅氧化物的潛在電位勢大于3.0電子伏特，所以電子本身的自發(fā)輻射可忽略不計(jì)。由于浮柵中充滿帶負(fù)電荷的電子，故而閾值電壓Vt變得更高。有兩種方法可以將電子從浮柵中移除。UV照射隧道效應(yīng)1， UV照射如圖9：通過UV輻射，電子獲得足夠的能量來越過能勢壘，這樣電子會從浮柵中逃逸出來，回到基層的控制門中，這樣就減少了Vt。通常將Vt從編程狀態(tài)變?yōu)橹行曰蛘卟脸隣顟B(tài)，需要10分鐘的時(shí)間。圖9：UV照射擦除NVM時(shí)的能勢帶示意圖2， 隧道效應(yīng)隧道效應(yīng)也可以用來擦除NVM。其中一個(gè)方法就是給控制極一個(gè)大的反向電壓

15、。此時(shí)的能勢帶結(jié)構(gòu)如圖10所示。Vcg增加了電場強(qiáng)度，從而產(chǎn)生一個(gè)勢壘，這個(gè)墊壘使得電子可以從浮柵中逃逸出來，經(jīng)過薄薄的氧化層，到達(dá)基層中。圖10：隧道效應(yīng)擦除NVM時(shí)的能勢帶圖圖11a和圖11b顯示了兩種擦除Flash的方法，對于均勻的隧道來說，可以加一個(gè)大的負(fù)電壓Vcg，或者可以給漏極一側(cè)的隧道加Vd電壓，反向電壓Vcg和正向電壓Vd都會起作用。圖11a：均勻隧道效應(yīng)擦除Flash圖11b：漏極隧道效應(yīng)擦除Flash一般來說，均勻隧道效應(yīng)比漏極隧道效應(yīng)要慢一點(diǎn)，但是漏極隧道效應(yīng)容易引起一些可靠性的問題，這主要是由于漏極區(qū)域小，電流密度大，而大電子束會集中在漏極的一小部分區(qū)域上，從而有可能導(dǎo)

16、致氧化層的損壞。四、熱電子注入模式在隧道熱電子注入（CHE）編程方法中，電子產(chǎn)生于耗盡溝道和漏之間的強(qiáng)場效應(yīng)區(qū)。具有足夠能量的電子被注入到浮柵，從而達(dá)到編程的效果（此時(shí)閾值電壓Vt也增加為正電壓）。由于注入效率的問題，這種編程方法速度比較慢中，其編程速度主要取決于三個(gè)方面。熱電子注入會在漏極產(chǎn)生碰撞電離效應(yīng)，從而產(chǎn)生少載流子（電子）和多載流子（空穴）。具有高能量的多載流子會聚焦到基層上，產(chǎn)生基層電流（Isub），而少載流子會聚集到漏極，產(chǎn)生漏極電流（Ids）。如果氧化物電場(Eox)的方向與電子注入方向一致，則少載流子會越過氧化物極的能量勢壘，同時(shí)產(chǎn)生熱電子注入門電流(Ig)。至于浮柵型存儲器

17、，這些注入的電子會給浮柵層充電。有兩種方法都可以用來描述熱電子注入所產(chǎn)生的層電流。一種為幸運(yùn)電子模式，另一種為有效電子溫度模式。1， 幸運(yùn)電子模式幸運(yùn)電子模式由Shkckley發(fā)明。就概念上來說，幸運(yùn)電子模式可以描述如下。熱電子為了到達(dá)浮柵，則需要從側(cè)溝道電場中獲得足夠的動能，從而改變方向，以穿越二氧化硅能勢壘。圖12表示了這一模式。幸運(yùn)電子模式包含了三個(gè)事件：A-B事件：一個(gè)溝道電子必須要從Elat獲得足夠的能量，變得執(zhí)起來。熱電子運(yùn)動必須改變方向，以朝著硅-二氧化硅接觸面的方向飛去。這個(gè)過程的可能性被定義為電子獲得足夠穿過能勢壘能量的可能性。圖12：幸運(yùn)電子模式的三個(gè)過程B-C事件：一旦熱

18、電子改變了方向，它必須經(jīng)受住足夠的碰撞。這個(gè)事件的可能性稱為PSEMI。PSEMI定義為熱電子穿過硅-二氧化硅接觸面而不受到任何碰撞的幾率。C-E事件：在經(jīng)過硅-二氧化硅接觸面到達(dá)浮柵層的途中，電子在氧化物像勢層中受到任何的碰撞。這個(gè)幾率稱為Pinsul，定義為一個(gè)電子在氧化物像勢層中不遭遇任何碰撞的幾率。以上三個(gè)幾率互不影響，那么將每個(gè)單獨(dú)的幾率聯(lián)合起來，即是熱電子注入的幾率，由此可得到層電流為：其中：lr = 改變方向的平均自由路=92nm；Leff = 浮柵晶體管的有效溝道長度 (cm)Ids = 漏-源極電流 (A)浮柵充電會改變閾值電壓Vt，如下：其中：DVT = VT (Progr

19、ammed) - VT (Initial)DQfg = Qfg (Programmed) - Qfg (Initial) = Change in floating gate charge.浮柵中充電能量為：其中：Dt為編程時(shí)間（s）；浮柵充電將Vt從初始或自然閾值Vti改變?yōu)椋浩渲校篊tf為浮柵層與控制層的電容。圖13顯示了編程、初始或擦除狀態(tài)的典型特性。此圖顯示Ids-Vcg曲線與其它曲線相互平行。Ids-Vcg曲線從初始狀態(tài)到擦除狀態(tài)到編程狀態(tài)的位移等同于DQfg/ Cfg圖13：Ids-Vcg轉(zhuǎn)換特性五、非易失性存儲器的可靠性非易失性存儲器有一些非常重要的功能特性，通過這些特性可用來評估

20、存儲單元的性能。這些特性分為兩個(gè)主要的類型：耐久力和保持力。為了理解這兩個(gè)特性，必須要理解與氧化物層和內(nèi)部多晶硅絕緣層（IPD）相關(guān)的基本要素。陷阱是MNOS、SNOS和SONOS存儲器的數(shù)據(jù)存儲位置，他們也容易導(dǎo)致EPROM、EEPROM、Flash EEPROM的可靠性失效。氧化物層和IPD質(zhì)量都會對耐久性和保持力產(chǎn)生影響。氧化層的失效機(jī)理主要是由于電子注入或隧道效應(yīng)過程中的強(qiáng)電應(yīng)力引起的氧化物擊穿和逆斷層。主要的情況可能為氧化物缺陷和氧化硅結(jié)合鍵斷裂。氧化物擊穿 一般發(fā)生在一定區(qū)域內(nèi)充上一定電荷量之后（Qbd），Qbd是一個(gè)用來測試氧化物質(zhì)量的電性測試方法。結(jié)合鍵斷裂主要定義為編程/寫操

21、作過程中，電子被氧化層捕獲。這些捕獲的電子會給結(jié)電場進(jìn)行充電，這樣會導(dǎo)致一定量的電荷轉(zhuǎn)移到浮柵中，或者從浮柵中逸出。正如早前所說，非易失性存儲器的基本單元為IPD。IDP用來隔絕浮柵與其它電極，如控制層、源極、漏極、基層，因此，為了保證沒有漏電，IPD應(yīng)該是零缺陷的。而浮柵是一個(gè)多晶硅層，它在IPD生長過程中被氧化，由于晶界的強(qiáng)氧化過程，它表面可能會形成突起和內(nèi)陷；這種表面的不均勻會在強(qiáng)電場作用下會產(chǎn)生很高的漏電流，這樣會成為絕緣層IPD的一個(gè)缺陷。圖14顯示了強(qiáng)電場作用下的表面不均勻性所引起的后果。圖14：表面不均勻引起的IPD漏電流其它影響IPD質(zhì)量的因素還有：浮柵多晶硅層的摻雜、多晶硅沉

22、積和氧化過程中的溫度影響。在IPD中，比較通用的是用多層介質(zhì)堆棧如氧化物-氮化物-氧化物（ONO）來減少漏電流，因?yàn)镺NO有較低的缺陷度和高的電場性能。電場強(qiáng)度會減少電荷損失，這樣會有更少的電子從浮柵的陷阱中逸出。典型的ONO堆棧的厚度分別為5-10nm（底層氧化物）,20nm（氮化物）,3nm（頂層氧化物）。底層氧化物位于浮柵上方，而頂層氧化物位于控制層的下方。1， 耐久特性耐受特性給出了不同的閾值電壓窗口下的可編程次數(shù)。編程/寫操作、擦除操作，他們之間的閾值電壓是不一樣的，如圖15所示。圖15：典型的EEPROM閾值電壓與操作次數(shù)對比非易失性存儲器可能頻繁地進(jìn)行擦寫，而這樣做的代價(jià)就是會給

23、氧化層引入損傷，如氧化層擊擊穿或結(jié)合鍵斷裂。所以，編程次數(shù)并不是無限的。比如，大部分商用EEPROM器件的保證編程壽命為100萬次。在編程過程中對存儲單元的損傷一般稱為退化，而存儲器能耐受的編程次數(shù)稱為耐久力。閾值電壓窗口關(guān)閉發(fā)生在編程和擦除操作的閾值電壓不能區(qū)分開的時(shí)候。由于氧化層在注入電子之前已經(jīng)存在電子，從而會導(dǎo)致閾值窗口關(guān)閉的現(xiàn)象。而由于編程和擦除操作過程中的高電場強(qiáng)度(Einj)的影響，陷阱也會不斷產(chǎn)生。因此，為了耐受得住編程過程中的熱電子注入或FN隧道效應(yīng)所產(chǎn)生的強(qiáng)電應(yīng)力，氧化層必須要保證很高的品質(zhì)。2，保持特性當(dāng)一個(gè)存儲單元不再能保存電荷（數(shù)據(jù)）時(shí)，可以說這個(gè)存儲單元已沒有保持?jǐn)?shù)

24、據(jù)的能力。非易失性存儲器能保存數(shù)據(jù)的時(shí)間長短（不論有沒有上電工作），稱之為保持力。在浮柵型存儲器中，存儲的電荷可能會從氧化層或者IPD中逃逸出去，這主要是由于游離子和氧化物缺陷所引起的閾值電壓偏移所致。電荷損失分為很多種，從名稱上來說，有熱電子輻射所致電荷損失、電子去陷去所致電荷損失、污染（如正電游離子）所致電荷損失。為了提高保持力，就要提高氧化物和IPD的質(zhì)量。保持力可以測量浮柵放電的時(shí)間來進(jìn)行評估，當(dāng)電荷損失發(fā)生時(shí)，Vt電壓漂移會遵循下式：(8)其中dQFG, CFG, 和 dVT分別代表浮柵電荷損失、浮柵電容、浮柵電壓漂移。等式9顯示了了電子損失的數(shù)量，而10式則顯示了電子損失數(shù)量與漏電

25、流和保持時(shí)間的相關(guān)性。(9)(10)對于Cgf為30fF、Vt漂移為3V，電子損失數(shù)為5.6x105時(shí)，表1顯示了保持時(shí)間，以及漏電流。Leakage Current, ILeakage (A)Retention Time, dt (Years)1x10-200.285x10-210.561x10-212.845x10-225.682.85x10-2210表1：保持時(shí)間與漏電流的關(guān)系，從此表可以看出，在漏電流為2.85x10-22 A時(shí)，NVM產(chǎn)生3V的閾值電壓漂移，需要10年。3，存儲干擾廣泛使用的非易失性存儲器要求數(shù)據(jù)保持力在10年以上。當(dāng)編程或擦除過程中出現(xiàn)干擾的時(shí)候，存儲單元所遭受的應(yīng)

26、力會有所上升。四個(gè)最主要的存儲單元干擾分別是：DC電壓擦除、DC編程、編程干擾、讀干擾。在編程過程中，DC編程和編程干擾都會對存儲單元產(chǎn)生影響，而DC擦除操作也有可能會干擾存儲單元。最后，當(dāng)存儲單元還未確定存儲單元的邏輯值時(shí)，讀操作也會對存儲單元產(chǎn)生影響，這種影響稱之為讀干擾。如圖16顯示了顯示了存儲陣列的原理圖和存儲單元的干擾。圖16：干擾下的存儲陣列原理圖在上圖中，存儲陣列通過列線連接到每個(gè)單元的漏極(COL 1, COL 2, and COL 3)，這些線代表位線，是用來選擇或者反選存儲單元。存儲陣列也有組線連接到控制極（ROW 0 and ROW 1），這些代表字線，也是用來選擇或者反

27、選存儲單元的。從之前的熱電子注射討論中可以看出，位線和字線必須都加上電壓，存儲單元才能被編程。如果其中某一條沒有上上，則熱電子并不會被注入。那么四種存儲干擾有：1），DC擦除：這種干擾發(fā)生在存儲單元已經(jīng)編程的時(shí)候(Cell A)，當(dāng)(COL 2 和 ROW 1)交叉的單元被編程的時(shí)候，這些已經(jīng)編程的單元也在同一條字線上(ROW 1)，在編程過程中，ROW1上的電壓會被提高到15V。由于IPD上的電壓，會產(chǎn)生很強(qiáng)的電場強(qiáng)度，有可能引起導(dǎo)致電子從浮柵中傳導(dǎo)到基層中去。這些電荷損失，以及隨之而來的編程閾值電壓的降低，有可能引起嚴(yán)重的數(shù)據(jù)損失。2），DC編程：正如剛才所提到的狀況一樣，當(dāng)存儲單元沒有被

28、編程的時(shí)或者剛剛被擦除過的時(shí)候(Cell B)，這些沒有編程的單元也與正要編程的單元(COL 2 + ROW 1)也在同一條字線上(ROW 1)。這時(shí)未編程單元的浮柵上只有很少的電子，和很低的閾值電壓Vt-。當(dāng)ROW1升高到15V的時(shí)候，橫跨溝通層介質(zhì)的電強(qiáng)強(qiáng)度有可能強(qiáng)到使電子產(chǎn)生隧道效應(yīng)，從而電子會從基層進(jìn)入到浮柵中去，進(jìn)而增加閾值電壓Vt-，這樣的話，這個(gè)并不想要編程的單元就被編程了，這種情況稱之為軟寫。3）編程干擾：情況如上，當(dāng)一個(gè)已經(jīng)編程的單元(Cell C)與將要編程的單元(COL 2+ ROW 1)共用一條地址線(COL 2)時(shí)，這個(gè)單元也會在浮柵和漏極之間產(chǎn)生強(qiáng)的電場強(qiáng)度。這可能

29、引發(fā)隧道效應(yīng)，使電子從浮柵中跑到漏極去，遂減少閾值電壓Vt-；4）讀干擾：當(dāng)一個(gè)已經(jīng)擦除過數(shù)據(jù)的單元，和一個(gè)正在讀操作的單元共用一條字線的時(shí)候，有可能發(fā)生讀干擾。讀操作會使這條共用的字線處于5V的電壓之下，而此單元的漏極電壓在1V左右，而未選擇的那個(gè)單元它的源極、漏極與選擇單元一樣，而基極電壓為0V。六、結(jié)論NVM概論是從非易失性存儲器的背景及NVM工業(yè)所使用的技術(shù)開始介紹的。NVM編程通用的兩種方法：熱電子注入以及隧道效應(yīng)。在隧道效應(yīng)中，氧化層的厚度必須小于12nm，而在熱電子注入的情況下，這個(gè)厚度并沒有嚴(yán)格界定。用來擦除數(shù)據(jù)的兩種方法是：UV照射和隧道效應(yīng)。UV照射一般用于EPROM，而隧

30、道效應(yīng)一般用于EEPROM和Flash EEPROM。后兩種器件氧化層厚度必須小于12nm。相比隧道效應(yīng)，UV照射所用的時(shí)候更長。一般的UV擦除時(shí)間為10分鐘，而隧道效應(yīng)擦除為1ms到10ms之間-根據(jù)施加電壓的不同而不同。最快的編程方法是熱電子注入法，一般只需要100ms。為了更好的理解熱電子注入，我們介紹了幸運(yùn)電子模式，這個(gè)模式介紹了如何評估不同事件下的工作電流。盡管熱電子注入的效率較低，但它的速度比較快-這得益于它較高的電場強(qiáng)度。對于每個(gè)器件來說，可靠性都是必須要面對的問題，除了耐久力和保持力，編程和擦除過程中的存儲干擾也必須被考慮到。參考文獻(xiàn)，略。附原文如下：A Nonvolatile

31、 Memory Overview By Jitu J. Makwana, Dr. Dieter K. SchroderE-mail: j.makwana, *This paper presents a basic nonvolatile memory (NVM) overview. Section I begins with the introduction including a brief background of NVM's and the common terms used in the memory industry. The descript

32、ion and explanation of how an NVM is programmed (adding electrons) using hot-carrier injection is covered in section II. Section III covers the erasing or removing of electrons from floating gates of NVM's. A brief mechanism of Fowler-Nordheim tunneling is covered. Section IV introduces the mode

33、l that can be used to predict the NVM programming characteristics. The hot-carrier injection model addressed is the "Lucky Electron" model. Section V covers the reliability aspects of NVM's. The common reliability issues an NVM encounters are the data retention, endurance, and disturbs

34、.I. INTRODUCTION Memory can be split into two main categories: volatile and nonvolatile. Volatile memory loses any data as soon as the system is turned off; it requires constant power to remain viable. Most types of random access memory (RAM) fall into this category. Nonvolatile memory does not lose

35、 its data when the system or device is turned off. A nonvolatile memory (NVM) device is a MOS transistor that has a source, a drain, an access or a control gate, and a floating gate. It is structurally different from a standard MOSFET in its floating gate, which is electrically isolated, or "fl

36、oating". Nonvolatile memories are subdivided into two main classes: floating gate and charge-trapping. Kahng and Sze proposed the first floating gate device in 1967 1. In this memory, electrons were transferred from the floating gate to the substrate by tunneling through a 3 nm thin silicon dio

37、xide (SiO2) layer. Tunneling is the process by which an NVM can be either erased or programmed and is usually dominant in thin oxides of thicknesses less than 12 nm. Storage of the charge on the floating gate allows the threshold voltage (VT) to be electrically altered between a low and a high value

38、 to represent logic 0 and 1, respectively.In floating gate memory devices, charge or data is stored in the floating gate and is retained when the power is removed. All floating gate memories have the same generic cell structure. They consist of a stacked gate MOS transistor as shown in figure 1. The

39、 first gate is the floating gate that is buried within the gate oxide and the inter-polysilicon dielectric (IPD) beneath the control gate. The IPD isolates the floating gate and can be oxide or oxide-nitride-oxide, ONO. The SiO2 dielectric surrounding the transistor serves as a protective layer from

40、 scratches and defects. The second gate is the control gate which is the external gate of the memory transistor. Floating gate devices are typically used in EPROM (Electrically Programmable Read Only Memory) and EEPROM's (Electrically Erasable and Programmable Read Only Memory).Figure 1. A typic

41、al floating gate memory structure.Charge-trapping devices were invented in 1967 2 and were the first electrically alterable semiconductor devices. In charge-trapping memory devices, charge or data is stored in the discrete nitride traps and is also retained when the power is removed. Charge-trapping

42、 devices are typically used in MNOS (Metal Nitride Oxide Silicon) 3, 4, SNOS (Silicon Nitride Oxide Semiconductor) 5, and SONOS (Silicon Oxide Nitride Oxide Semiconductor) 6. Figure 2 shows a typical MNOS charge-trapping memory structure.Figure 2. An MNOS memory cell structure.The charges in MNOS me

43、mories are injected from the channel region into the nitride by quantum mechanical tunneling through an ultra-thin oxide (UTO) which is typically 1.5- 3 nm.The first EPROM, a floating gate device, was developed using a heavily doped polysilicon (poly-Si) as the floating gate material known as the fl

44、oating gate avalanche-injection MOS memory (FAMOS) 7. The gate oxide thickness was of the order of 100 nm to prevent weak spot or shorting path between the floating gate and the substrate. Charging of the EPROM was achieved by biasing the drain junction to avalanche breakdown where the electrons in

45、the avalanche plasma were injected from the drain region into the floating gate. The FAMOS could only be erased by ultraviolet (UV) or x-ray. The EPROM was perceived as a tool for system prototyping before a design was committed to Read Only Memory (ROM). Today, one can obtain EPROM's in either

46、a ceramic package with a quartz window that allows for UV exposure or a plastic package without a quartz window. These memories are known as one-time-programmable (OTP) EPROM's. OTP's are inexpensive, however, additional testing after assembly is not possible. EPROM's in ceramic packages

47、 with a quartz window are expensive but do allow additional testing since the memory can be erased using UV light.Although the 1970's saw the UV-erasable, electrically programmable memories become commercially successful, there was an ever-present attraction toward making the EPROM's electri

48、cally erasable, EEPROM. H. Iizuka et. al 8, proposed the first electrical erasing NVM known as the stacked gate avalanche-injection MOS (SAMOS) memory. SAMOS memory consisted of double poly-Si gates with an external control gate. The external control gate made electrical erasability possible and as

49、a result improved the erasing efficiency. The EEPROM's basic approach with electrical means of restoring the charged floating gate to its original uncharged status replaced UV emission approach. Cheaper packaging and a greater ease of use were the first advantages of EEPROM's over their UV-e

50、rasable counterparts. The disadvantage of EEPROM's was the cell size that was two to three times the size of an EPROM cell that resulted in a larger die size. EEPROM cells consist of two transistors, one, a floating gate transistor and the other, a select gate transistor, as shown in figure 3. T

51、he select gate transistor is used to select or deselect floating gate transistors for programming or erasing. Die size was further increased to incorporate error correction circuitry or redundancy circuits. Figure 3. An EEPROM with select gate transistor. During the 1980's, a novel nonvolatile m

52、emory product was introduced, referred to as Flash EEPROM 9. The first products were merely the result of adapting EPROM's in such a way that the cell could be erased electrically as well. These devices used hot-electron injection for programming and tunneling for erasing. This new genre of Flas

53、h EEPROM's could not be erased by bytes but could only be erased by the entire chip or large sections of the chip. Since the need to erase by bytes as in EEPROM's was no longer needed in Flash EEPROM's, the select transistor was removed from the cell structure. Thus the Flash EEPROM'

54、s were two to three times smaller than earlier EEPROM cells. The generic cell structure of a Flash EEPROM is similar to a generic cell structure shown in figure 1.Below is a nomenclature or a list of memory terms (not exhaustive) used in the literature, industry, and education fields: Bit - The basi

55、c unit of memory, "1" or "0".Byte - A group of 8 bits.Cell - The physical semiconductor structure that stores one bit of data.Array - Repetition of memory cell in a two-dimensional matrix.RAM - Random access memory is fast, temporary storage for your computerROM - Read-only memor

56、y is fast, permanent storage for your computer.Program - The operation of adding or removing electrons from the storage medium* of a memory cell. Sometimes called "Write". Charge is altered in the storage medium and thus the threshold voltage.Erase - The operation of adding or removing ele

57、ctrons from the storage medium* of a memory cell. Charge is altered in the storage medium and thus the threshold voltage.* Floating gate (1st Polysilicon) or discrete nitride traps.Read - The process of determining the state of the bit cell.Endurance - Write/erase cycles a memory can endure before f

58、ailure, typicalguarantee is 10 K cycles.Injection - Common terms HCI: Hot-carrier Injection, HEI: Hot-electronInjection, CHEI: Channel Hot-electron Injection. Process of adding charge using high fields.Tunneling - Process of adding/removing charge but does not require high fields.Gate oxides are thin < 12 nm.Data Retention - Typically a time value pertaining to a memory cell's ability toretain data.Disturb - Charge gain or loss in