EDA實(shí)驗(yàn)報告(四選一、四位比較器、加法器、計(jì)數(shù)器、巴克碼發(fā)生器)

1、實(shí)驗(yàn)1 4選1數(shù)據(jù)選擇器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?1學(xué)習(xí)EDA軟件的基本操作。 2學(xué)習(xí)使用原理圖進(jìn)行設(shè)計(jì)輸入。 3初步掌握器件設(shè)計(jì)輸入、編譯、仿真和編程的過程。 4學(xué)習(xí)實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。二、實(shí)驗(yàn)儀器與器材 1EDA開發(fā)軟件 一套 2微機(jī) 一臺 3實(shí)驗(yàn)開發(fā)系統(tǒng) 一臺 4打印機(jī) 一臺三、實(shí)驗(yàn)說明本實(shí)驗(yàn)通過使用基本門電路完成4選1數(shù)據(jù)選擇器的設(shè)計(jì)，初步掌握EDA設(shè)計(jì)方法中的設(shè)計(jì)輸入、編譯、綜合、仿真和編程的過程。實(shí)驗(yàn)結(jié)果可通過實(shí)驗(yàn)開發(fā)系統(tǒng)驗(yàn)證，在實(shí)驗(yàn)開發(fā)系統(tǒng)上選擇高、低電平開關(guān)作為輸入，選擇發(fā)光二極管顯示輸出電平值。本實(shí)驗(yàn)使用Quartus II 軟件作為設(shè)計(jì)工具，要求熟悉Quartus II 軟件

2、的使用環(huán)境和基本操作，如設(shè)計(jì)輸入、編譯和適配的過程等。實(shí)驗(yàn)中的設(shè)計(jì)文件要求用原理圖方法輸入，實(shí)驗(yàn)時，注意原理圖編輯器的使用方法。例如，元件、連線、網(wǎng)絡(luò)名的放置方法和放大、縮小、存盤、退出等命令的使用。學(xué)會管腳鎖定以及編程下載的方法等。四、實(shí)驗(yàn)要求 1完成4選1數(shù)據(jù)選擇器的原理圖輸入并進(jìn)行編譯； 2對設(shè)計(jì)的電路進(jìn)行仿真驗(yàn)證； 3編程下載并在實(shí)驗(yàn)開發(fā)系統(tǒng)上驗(yàn)證設(shè)計(jì)結(jié)果。五、實(shí)驗(yàn)結(jié)果 4選1數(shù)據(jù)選擇器的原理圖：仿真波形圖：管腳分配： 實(shí)驗(yàn)2 四位比較器一、實(shí)驗(yàn)?zāi)康?1設(shè)計(jì)四位二進(jìn)制碼比較器，并在實(shí)驗(yàn)開發(fā)系統(tǒng)上驗(yàn)證。 2學(xué)習(xí)層次化設(shè)計(jì)方法。二、實(shí)驗(yàn)儀器與器材 1EDA開發(fā)軟件 一套 2微機(jī) 一臺 3實(shí)

3、驗(yàn)開發(fā)系統(tǒng) 一臺 4打印機(jī) 一臺 5其它器件與材料 若干三、實(shí)驗(yàn)說明本實(shí)驗(yàn)實(shí)現(xiàn)兩個4位二進(jìn)制碼的比較器，輸入為兩個4位二進(jìn)制碼和，輸出為M（A=B），G（A>B）和L（A<B）（如圖所示）。用高低電平開關(guān)作為輸入，發(fā)光二極管作為輸出，具體管腳安排可根據(jù)試驗(yàn)系統(tǒng)的實(shí)際情況自行定義。四、實(shí)驗(yàn)要求GCOMP4 1用硬件描述語言編寫四位二進(jìn)制碼比較器的源文件；M 2對設(shè)計(jì)進(jìn)行仿真驗(yàn)證； 3編程下載并在實(shí)驗(yàn)開發(fā)系統(tǒng)上進(jìn)行硬件驗(yàn)證。L 四位比較器功能框圖 五、實(shí)驗(yàn)結(jié)果四位比較器VHDL源文件：library ieee;use ieee.std_logic_1164.all;entity com

4、p4 is port( A3,A2,A1,A0: in std_logic; B3,B2,B1,B0: in std_logic; G,M,L: out std_logic);end comp4;architecture behave of comp4 isbeginp1: process(A3,A2,A1,A0,B3,B2,B1,B0) variable comb1,comb2: std_logic_vector(3 downto 0); begin comb1:=A3&A2&A1&A0;comb2:=B3&B2&B1&B0;if(comb1&

5、gt;com2) then G<=1; M<=0; L<=0; elsif(comb1<comb2) then M<=1; G<=0; L<=0; else L<=1; G<=0; M<=0;end if;end process p1;end behave;仿真波形圖：管腳分配： 試驗(yàn)3 并行加法器設(shè)計(jì)一、試驗(yàn)?zāi)康?1.設(shè)計(jì)一個4位加法器。 2.體會用VHDL進(jìn)行邏輯描述的優(yōu)點(diǎn)。 3,熟悉層次化設(shè)計(jì)方法。二、試驗(yàn)儀器與器材 1.EDA開發(fā)軟件 一套 2.微機(jī) 一臺 3.試驗(yàn)開發(fā)系統(tǒng) 一臺 4.打印機(jī) 一臺 5.其他器材和材料 若干三、

6、試驗(yàn)說明a3本試驗(yàn)實(shí)現(xiàn)一個4位二進(jìn)制數(shù)加法器，其功能框圖如圖所示。試驗(yàn)時用高低電平開關(guān)作為輸入，用數(shù)碼管作為輸出（或用發(fā)光二極管），管腳鎖定可根據(jù)試驗(yàn)系統(tǒng)自行安排。adder4a2a1a0b3b2b1b0cis3s2s1s0co全加器功能框圖四、實(shí)驗(yàn)要求1用硬件描述語言編寫4位二進(jìn)制數(shù)全加器的源文件；2對設(shè)計(jì)文件進(jìn)行編譯；3仿真設(shè)計(jì)文件；4編程下載并進(jìn)行試驗(yàn)驗(yàn)證。五、試驗(yàn)結(jié)果4位二進(jìn)制全加器的源文件：library ieee;use ieee.std_logic_1164.all;entity adder4 is port(a,b: in std_logic_vector(3 downto 0

7、); cin: in std_logic_vector(3 downto 0); sum: out std_logic_vector(3 downto 0); count: out std_logic);end adder4;architecture behavioral of adder4 isbeginp1:process(a,b,cin) variable vsum: std_logic_vector(3 downto 0); variable carry: std_logic; begincarry:=cin;for i in 0 to 3 loop vsum(i):=(a(i) xo

8、r b(i) xor carry; carry:=(a(i) and b(i) or (carry and (a(i) or b(i);end loop;sum<=vsum;count<=carry; end process p1;end behavioral;仿真波形圖：管腳分配：實(shí)驗(yàn)4 計(jì)數(shù)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康挠?jì)數(shù)器是實(shí)際中最為常用的時序電路模塊之一，本實(shí)驗(yàn)的主要目的是掌握使用HDL描述計(jì)數(shù)器類型模塊的基本方法。二、實(shí)驗(yàn)儀器與器材1EDA開發(fā)軟件 一套2微機(jī) 一臺3實(shí)驗(yàn)開發(fā)系統(tǒng) 一臺4打印機(jī) 一臺5其他器材與材料 若干三、實(shí)驗(yàn)說明計(jì)數(shù)器是數(shù)字電路系統(tǒng)中最重要的功能模塊之一，設(shè)計(jì)時

9、可以采用原理圖或HDL語言完成。下載驗(yàn)證時的計(jì)數(shù)時鐘可選連續(xù)或單脈沖，并用數(shù)碼管顯示計(jì)數(shù)值。四、實(shí)驗(yàn)要求1設(shè)計(jì)一個帶有計(jì)數(shù)允許輸入端、復(fù)位輸入端和進(jìn)位輸入端的十進(jìn)制計(jì)數(shù)器。2編制仿真測試文件，并進(jìn)行功能仿真。3下載并驗(yàn)證計(jì)數(shù)器功能。4為上述設(shè)計(jì)建立元件符號。5在上述基礎(chǔ)上分別設(shè)計(jì)按8421BCD碼和二進(jìn)制計(jì)數(shù)的100進(jìn)制同步計(jì)數(shù)器。五、實(shí)驗(yàn)結(jié)果 十進(jìn)制計(jì)數(shù)器程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 isport(en,reset,clk:in std

10、_logic;q:buffer std_logic_vector(3 downto 0);co:out std_logic);end counter10;architecture behav of counter10 isbegin process(clk,en) begin if clk'event and clk='1' then if reset='1' then q<="0000" elsif en='1' then if q<"1001" then q<=q+'1

11、' else q<="0000" end if; end if; end if; end process; co<='1' when q="1001" else '0'end behav;仿真波形圖：管腳分配：4_7譯碼器程序：library ieee;use ieee.std_logic_1164.all;entity decoder4_7 is port( insign: in std_logic_vector (3 downto 0); outsign: out std_logic_vector

12、(6 downto 0); end decoder4_7;architecture behave of decoder4_7 is begin process(insign) begin case insign is when"0000"=>outsign<="0000001" when "0001"=>outsign<="1001111" when "0010"=>outsign<="0010010" when "0011&qu

13、ot;=>outsign<="0000110" when "0100"=>outsign<="1001100" when "0101"=>outsign<="0100100" when "0110"=>outsign<="1100000" when "0111"=>outsign<="0001111" when "1000"=>ou

14、tsign<="0000000" when "1001"=>outsign<="0001100" when OTHERS=>outsign<="1111111" end case; end process; end behave ;100進(jìn)制計(jì)數(shù)器原理圖：仿真波形圖：管腳分配： 實(shí)驗(yàn)5 巴克碼發(fā)生器一、實(shí)驗(yàn)?zāi)康?實(shí)現(xiàn)一個在通信領(lǐng)域中經(jīng)常使用的巴克碼發(fā)生器。2掌握用大規(guī)?？删幊踢壿嬈骷?shí)現(xiàn)時序電路的方法。二、實(shí)驗(yàn)儀器與器材1EDA開發(fā)軟件 一套2微機(jī) 一臺3實(shí)驗(yàn)開發(fā)系統(tǒng) 一臺4打印機(jī) 一

15、臺5其它器件與材料 若干三、實(shí)驗(yàn)說明巴克碼發(fā)生器在數(shù)據(jù)通信、雷達(dá)和遙控領(lǐng)域有相當(dāng)廣泛的應(yīng)用。它能自動產(chǎn)生周期性的序列碼。本實(shí)驗(yàn)要求產(chǎn)生的序列碼信號為（1110010），可以用寄存器或同步時序電路實(shí)現(xiàn)。為了能夠通過實(shí)驗(yàn)開發(fā)系統(tǒng)驗(yàn)證試驗(yàn)結(jié)果，可以使用兩個輸入端，其中一個輸出端同時輸出巴克碼，另一個輸出端輸出節(jié)拍。巴克碼發(fā)生器的功能框圖如圖所示。四、實(shí)驗(yàn)要求1寫出全部設(shè)計(jì)文件。2編寫測試向量，進(jìn)行功能仿真。3下載并用實(shí)驗(yàn)板驗(yàn)證。五、實(shí)驗(yàn)結(jié)果巴克碼發(fā)生器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;us

16、e ieee.std_logic_unsigned.all;entity back is port(clk,reset:in std_logic; dout1,dout2:out std_logic);end back;architecture behave of back is signal count7:integer range 0 to 6; begin process(clk,reset) begin if reset='1' then count7<=0; elsif clk'event and clk='1' then if count7<6 then count7<=count7+1; else count7<=0; end if; end if; dout2<=clk; end process; process(count7) begin case count7 is when 0=>dout1<='1' when 1=>dout1&l