CADENCE仿真流程

1、第一章進(jìn)行SI仿真的PCB板圖的準(zhǔn)備仿真前的準(zhǔn)備工作主要包括以下幾點(diǎn)：1、仿真板的準(zhǔn)備 原理圖設(shè)計(jì)； PCB 封裝設(shè)計(jì)； PCB 板外型邊框（ Outline ）設(shè)計(jì)， PCB 板禁止布線區(qū)劃分（ Keepouts）； 輸出網(wǎng)表（如果是用 CADENCE 的 Concept HDL 設(shè)計(jì)的原理圖， 可將網(wǎng)表直接 Expot 到 BRD 文件中；如果是用 PowerPCB 設(shè)計(jì)的板圖，轉(zhuǎn)換到 allegro 中的板圖，其操作見附錄 一的說明）；器件預(yù)布局（Placement）：將其中的關(guān)鍵器件進(jìn)行合理的預(yù)布局，主要涉及相對距 離、抗干擾、散熱、高頻電路與低頻電路、數(shù)字電路與模擬電路等方面； PC

2、B板布線分區(qū)（Rooms）:主要用來區(qū)分高頻電路與低頻電路、數(shù)字電路與模擬電路以及相對獨(dú)立的電路。 元器件的布局以及電源和地線的處理將直接影響到電路性能和電磁 兼容性能；2、器件模型的準(zhǔn)備 收集器件的 IBIS 模型（網(wǎng)上下載、向代理申請、修改同類型器件的 IBIS 模型等） 收集器件的關(guān)鍵參數(shù)，如 Tco、 Tsetup、 Tholdup 等及系統(tǒng)有關(guān)的時間參數(shù) Tclock 、 Tskew、 Tjitter 對 IBIS 模型進(jìn)行整理、檢查、糾錯和驗(yàn)證。3、確定需要仿真的電路部分，一般包括頻率較高，負(fù)載較多，拓?fù)浣Y(jié)構(gòu)比較復(fù)雜（點(diǎn) 到多點(diǎn)、多點(diǎn)到多點(diǎn)） ，時鐘電路等關(guān)鍵信號線第二章 IBIS

3、 模型的轉(zhuǎn)化和加載CADENCE 中的信號完整性仿真是建立在 IBIS 模型的基礎(chǔ)上的， 但又不是直接應(yīng)用 IBIS 模型， CADECE 的軟件自帶一個將 IBIS 模型轉(zhuǎn)換為自己可用的 DML （ Device Model Library ） 模型的功能模塊，本章主要就 IBIS 模型的轉(zhuǎn)換及加載進(jìn)行講解。1、IBIS 模型到 DML 模型的轉(zhuǎn)換在 Allegro 窗口中選擇 AnalyseSI/EMI SIM'Library ，打開 “signal analyze library browser ” 窗口，在該窗口的右下方點(diǎn)擊“ Tran slate按鈕，在出現(xiàn)的下拉菜單中選擇“

4、 ibis2sig nois ”項(xiàng)，出現(xiàn)“ Select IBIS Source File”窗口（圖1）,選擇想要進(jìn)行轉(zhuǎn)換的源IBIS文件，按下“打開”按鈕，出現(xiàn)轉(zhuǎn)換后文件名及路徑設(shè)置窗口（缺省設(shè)置為和源IBIS 文件同名并同路徑放置，但此處文件名后綴為 dml） ，設(shè)置后按下“保存”按鈕，出現(xiàn)保存確定窗口（圖2） ,點(diǎn)擊OK按鈕即可，隨后會出現(xiàn)一個“ messaged窗口，該窗口中的報告文件說明在模型轉(zhuǎn) 換過程中出現(xiàn)的問題，對其中的“warning”可不用在意，但如果出現(xiàn)“error”則必須進(jìn)行修改后重新進(jìn)行模型格式轉(zhuǎn)化直到?jīng)]有“error”出現(xiàn)為止，此時轉(zhuǎn)換得到的dml文件才是有效的。注：

5、若已有規(guī)范的完整 DML模型庫，我們可以直接將需要的模型庫加入到工作庫中,即可跳過第一步直接執(zhí)行第二步。圖1： IBIS模型轉(zhuǎn)換源文件設(shè)置窗口PCB Design Ewpert2d圖2：輸出dml文件確認(rèn)窗口2、將轉(zhuǎn)換后的dml模型加載到模型庫在 signal analyze library browser 窗口中，按下"Add Existing Library 宀”按鈕，出現(xiàn)下 拉菜單，選擇"Local Library ”出現(xiàn)"打開”窗口，選擇你放置 dml文件的路徑并選中要加 載的dml文件點(diǎn)擊“打開”按鈕就將 dml文件加載到了模型庫中。3、分配DML文件給

6、特定的器件。在 Allegro 窗口 中選擇 AnalyseSI/EMI SIM'Model ，打開“ Signal Model Assignment ”窗口（圖3所示），在該窗口中所有使用到的器件是按序排列的?？梢渣c(diǎn)擊“Auto Setup”進(jìn)行器件模型的自動分配，此時的分配原則是如果器件的名稱和模型的名稱完全一致，則該模型自動分配給這個元器件。也可以選中某一元器件，點(diǎn)擊“Find Model, ”按鈕，出現(xiàn)“ModelBrower”窗口，在“ Model Name Patter ” 一欄中填入“ *”號，一些模型的名稱進(jìn)入下面的 列表框，在列表框里選中你需要的模塊后，在“Signa

7、l Model Assignment ”窗口中的對應(yīng)器件的“ Signal Name ”列里就會出現(xiàn)它的模型名稱。在"Signal Model Assignment ”窗口中選中某些器件后，還可點(diǎn)擊"Create Model, ”按鈕進(jìn)入創(chuàng)建模型的界面（圖 4所示）。對于定義了 value值的無源器件（包括電阻、電容、 電感），系統(tǒng)會自動生成在仿真中使用的Espice模型。對于沒有自動生成模型的無源器件，在模型創(chuàng)建窗口選擇 “Create Espice Model ”，而對于其他沒有模型的有源器件則選擇“ CreateIBIS Model”，然后按提示輸入 value值及各

8、管腳的功能即可，同時可以存盤生成*.dat文件以備后用，此時這個新生成的模型就出現(xiàn)在所選器件的“Sig nal Name ”欄中。特別注意準(zhǔn)備進(jìn)行仿真的網(wǎng)絡(luò)上所有器件都需要有模型，不要遺漏電阻、電容、電感、測試點(diǎn)、接插件等元件模型，否則在提取網(wǎng)絡(luò)拓?fù)鋾r會出錯。Signal Model AssignmentDevices | BondUires | RefDesPins |DevType Value/RefdesSignal ModelSource libraryB-!Q-!s:s-:SF:?-:ffl-:田S-由：由：亠H-15FIN-DB15_B21152-PQFP16027C512-P1C

9、C323PIN-SIP374ACT0S-(GND：7;VCC5V 14)fSMD14A 74FCT2245-QSOP2074LS14-(GND:7;VCC3V: 14),SMD14_A 7 4LS14-(GND:7;VCC5V ?14),SMD14_A 02371AB-BGA324_162S5 9_PBGA 19'&A-BASE-PBGA19 6S3C4 6_DIP3-SOICBCAP1-3520Signal Model: NoModel刁Create Model.Find Model.Assignnent Map File；廠 Include ORIGINAL Model P

10、ath in Map FileClear All Model AssigtunentsOK | OncelPreferences .Help圖3:模型分配窗口f"匚reate Device ModelDevice PropeitiesRefDesX3Device TypeDB9DB9CLASSICVALUETERMINATOR_PACKFALSEPin Court11(* Create I bisDevice rnodel 廠 C reate E S piceD evice model- J Cancel IHelp-:ai-iMi-i-i s-i-iui-圖4:創(chuàng)建新模型窗口第三章

11、提取網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)在對被仿真網(wǎng)絡(luò)提取拓?fù)渲靶枰獙υ摪宓臄?shù)據(jù)庫進(jìn)行設(shè)置，整個操作步驟都在一個界面"Database Setup Advisor”中進(jìn)行，之后就可進(jìn)行拓?fù)涞奶崛　?、"Database Setup Advisor”的設(shè)置。 在 Allegro 中選擇 Tools/Setup Advisor ,命令進(jìn)入到" Database Setup Advisor ”界面 （在 SpecctraQUEST 界面中選擇 Board/ Setup Advisor,命令）。 選擇"Next” 出現(xiàn)"Database Setup AdvisorCross

12、 Section”窗口，點(diǎn)擊該窗口中的“ Edit Cross Section ”按鈕進(jìn)入疊層設(shè)置窗口"Layout Cross Section ”（圖5所示），在這個類似Excel表格式的窗口里，輸入需要的各種參數(shù)，在表格的最后一欄就直接計(jì)算出該層的 阻抗值。圖5:疊層設(shè)置窗口 選擇 “Next"出現(xiàn)"Database Setup Advisor DC Nets"窗口，點(diǎn)擊該窗口中的"IdentifyDC Nets ”按鈕進(jìn)入直流網(wǎng)絡(luò)設(shè)置窗口“Identify DC Nets ”（圖6所示）。在這個窗口中，可以對所有直流網(wǎng)絡(luò)設(shè)置具體的電壓值。

13、圖6:直流網(wǎng)絡(luò)設(shè)置窗口 選擇“ Next” 出現(xiàn)“ Database Setup Advisor Device Setup”窗口，點(diǎn)擊該窗口中的“ Device Setup ”按鈕進(jìn)入直流網(wǎng)絡(luò)設(shè)置窗口“Device Setup ”（圖7所示）。在這個窗口中，可以對所有器件設(shè)置正確的分類屬性。正確的CLASS屬性對于仿真是很重要的，如果設(shè)置不正確，提取出的拓?fù)鋵袊?yán)重的錯誤。接插件的CLASS屬性為10,分離器件（電阻、阻排、電容、電感等）的CLASS屬性為DISCRETE，集成電路的 CLASS屬性為IC。除了器件的CLASS屬性以外，器件管腳的PINUSE屬性也同樣很重要。所有 CLASS

14、屬性為IO和DISCRETE的器件其管腳的 PINUSE屬性均應(yīng)為 UNSPEC，而CLASS屬性為IC的器件 其管腳的PINUSE屬性示功能不同可以為：IN、OUT、BI。器件的 CLASS屬性還可通過SpecctraQUEST主窗口中Logic/Part List命令調(diào)出Part List窗口進(jìn)行設(shè)置 （圖8所示）。而器 件管腳的PINUSE屬性只能在創(chuàng)建原理圖庫的地方設(shè)置和修改。圖7:器件屬性設(shè)置窗口圖& 器件屬性修改窗口 選擇"Next” 出現(xiàn)"Database Setup Advisor SI Models ”窗口，點(diǎn)擊該窗口 中的"SI Mod

15、els Assignment”按鈕進(jìn)入分配模型窗口" Signal Model Assignment ”，這一部分的設(shè)置見 第二章。選擇"Next” 出現(xiàn)"Database Setup Advisor SI Audit ”窗口，這一部分通常不用設(shè) 置直接點(diǎn)擊"Finish ”按鈕結(jié)束 Database Setup Advisor的設(shè)置。以上每一步完成后都有一個Message窗口顯示該部操作引起數(shù)據(jù)庫的變化，可以仔細(xì)察看一下Message窗口的報告是否與你所期望的要求相互一致。2、提取拓?fù)渫負(fù)浣Y(jié)構(gòu)的提取可以在Allegro的主界面也可以在SpecctraQ

16、UEST的主界面進(jìn)行。在Allegro 的主界面執(zhí)行 AnalyseSI/EMI SIM'Probe ,命令調(diào)出"Signal Analyse”窗口（或者是 在SpecctraQUEST的主界面，兩者操作相同）（下圖9所示），在Net欄中填入你想要進(jìn)行仿真的網(wǎng)絡(luò)，回車后與該網(wǎng)絡(luò)相關(guān)的管腳就都出現(xiàn)在Driver Pins、Load Pins、Others Pins這三欄中，（在數(shù)據(jù)庫設(shè)置正確的情況下）點(diǎn)擊“ View Topology ”按鈕就會將該網(wǎng)絡(luò)的拓?fù)浣Y(jié) 構(gòu)在SigXplorer調(diào)出。圖 9：“Signal Analyse ”窗口圖 10： Constrain Mana

17、ger 的主界面還可以從 Allegro的主界面（或者 SpecctraQUEST的主界面）進(jìn)入 Constraint Manager 從而進(jìn)行拓?fù)浣Y(jié)構(gòu)的提取。在Allegro主界面進(jìn)入的路徑是Setup/Electrical ConstraintSpreadsheet （或者是從 SPECCTRAQUEST 的主界面進(jìn)入，兩者的操作相同）。Con strainMan ager是Cade nee的約束管理器，所有連線的拓?fù)涑槿∫约皩W(wǎng)絡(luò)賦拓?fù)涠伎梢栽谶@兒進(jìn)行的。操作如下：打開Constrain Manager的主界面（圖11所示），在Net欄點(diǎn)擊Signal Integrity、Timing、

18、Routing的任何一個，右邊就會將本板的全部網(wǎng)絡(luò)顯示出來，如圖3.7所示。各個網(wǎng)絡(luò)按字母排列，其中前面有"+ ”好的表示是總線或 Xnet。右擊所選網(wǎng)絡(luò)選擇 SigXplorer , 就將拓?fù)涑槿〕鰜聿⑦M(jìn)入SQ signal explorer expert界面圖12,所有網(wǎng)絡(luò)的前仿真是在這個界-Ifll x-JJI X面中進(jìn)行g(shù)Cuns'Lrijnt 比妙丸飪(tonfieeted te SPECCIEAGjues-l SI Expert 14 L)丘Keta-Etle £di 1 Objsets Column 甘射 Analyze Mdit leels Mow

19、jjjpAILSitJtU InUgri tyR 打EllgC DltElTAlILt 工Integrity站口 t e ng11ed.L I s. lopalogy t wriplateffe臼：白：+Dbjcci sr euc edFl “f«ri fy SchedLulSebedultAflOAlHas eLtkMjfc；$F3；t «3FlaODTi LIB. OBTl(5CB 1):1田L(fēng)IB OfiTi(SCH lJ:Bi田BODTlLIOETl(5CH 1)：9DU0£>DTiLIB.ODTi(SCH i):DSOVsei>erlne4f

20、lUsexXe f in.EdIB?f 1 n-PdD34S3DtD«s«L«ciITSS曲p殖日 1pmDIO111總 Mi HembersJiap.D13E14D15E空iGtfl電Del-卜芒BelBIT119ECL4Ct.FL12&LCSa t Ha-f o-ra-rkcaE.Bl?=lD2D： -IZlD22R75TpdIuEFiLEIiDpedance Min/NaE | 4KWET圖 11 : Constraint Manager 中的網(wǎng)絡(luò)圖 12： SQ signal explorer expert 界面還有一種建立拓?fù)浣Y(jié)構(gòu)的方法就是直接在

21、SigXplorer中創(chuàng)建拓?fù)浣Y(jié)構(gòu)。打開SigXplorer ,執(zhí)行Anslyse/Library實(shí)行庫文件的加載，操作類似于第二章的操作。點(diǎn)擊工具按鈕“Add Part” 執(zhí)行放置傳輸線、放置驅(qū)動和接收器件、放置無源器件等操作（圖13所示），最后連接結(jié)構(gòu)體完成仿真拓?fù)鋱D。圖13：添加模型窗口第四章前仿真前仿真是指在布局和布線之前的仿真，目的為布局和布線作準(zhǔn)備，主要在SQ sig nalexplorer expert中進(jìn)行，主要有以下幾個步驟：1、設(shè)置拓?fù)浣Y(jié)構(gòu)的仿真參數(shù) 因?yàn)閷Ω鱾€器件及阻容器件的模型已經(jīng)全部指定，所以抽取出來的拓?fù)渖厦娴母?IO 都 有相應(yīng)的 IO 模型，對那些沒有指定模型的

22、管腳， Cadence 會賦給它缺省的模型。 Cadence 抽取出的拓?fù)浣Y(jié)構(gòu)是根據(jù)各元器件的相對位置并考慮到布線方便抽取的， 其中互連線的距離 是它計(jì)算的曼哈頓距離（即 x+ y）。仿真的主要目的就是根據(jù)仿真的結(jié)果來優(yōu)化網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)，用來約束 PCB 布線，使布線按照最優(yōu)結(jié)果方向進(jìn)行。SQ Signal Explorer Expert 界面除了菜單與工具欄以外分為兩個部分， 即上面的拓?fù)涫疽?圖與下面的參數(shù)、測量選擇以及結(jié)果、控制的標(biāo)簽窗口。在下面的Parameters標(biāo)簽窗口中的白色區(qū)域是可以編輯的，而灰色區(qū)域是無法編輯的， CIRCUIT 是整個參數(shù)的總標(biāo)題，下面的 tlineDela

23、yMode 欄可以選擇是用時間還是用長度表 示傳輸線的延時（若用長度表示，則缺省的單位是mm，若用時間表示，則缺省的單位是ns,其中傳輸線的缺省傳輸速度是 140mm每ns）； userRevision表示目前的拓?fù)浒姹荆ǖ谝?次一般是 1.0，以后修改拓?fù)鋾r可以將此處的版本提高，這樣以后在 Constraint Manage 里不 用重新賦拓?fù)?只要升級拓?fù)浼纯桑?。點(diǎn)擊開單板名稱后, 下面就列出本拓?fù)涞膬?nèi)各個元件 （包括器件、 阻容、電源、傳輸線）, 可以編輯各個元件的特性；對器件,可以選擇對應(yīng)管腳的 IO BUFFER 模型,但一般不推薦去更改它的模型,因?yàn)?已經(jīng)賦給器件整體模型了,相應(yīng)

24、的 IO Buffer 的模型也就確定了。對阻容器件,可以更改它們的阻容值；對電源,可以更改電源值；對傳輸線，可以更改以下幾項(xiàng)：impeda nee，即傳輸線的交流阻抗，可以根據(jù)疊層情況在適當(dāng)范圍內(nèi)更改它；propDelay，即傳輸線的延時來表示的長度；traeeGeometry，傳輸線的類型， 即是微帶線或帶狀線， 由于在前仿真中傳輸線是用一個集中式的無損耗模型來表示 的，所以這邊選擇微帶線或帶狀線的關(guān)系并不大；velocity，傳輸線的信號傳輸速度，這邊一般不去改變它，用它的缺省值，即5567.72mil/ns，約14cm/ns。為了得到更大范圍內(nèi)的仿真結(jié)果，擴(kuò)大參數(shù)的選擇范圍，我們一般對

25、阻容器件的阻值、 傳輸線的阻抗、傳輸線的長度選擇多個值進(jìn)行掃描仿真（ sweep simulation）。2、 設(shè)置激勵源 在各個元件的參數(shù)設(shè)定后， 接著進(jìn)行激勵源設(shè)置。 點(diǎn)擊作為驅(qū)動源的模型上面、 位號下面的 Tristate，出現(xiàn)圖14所示的窗口進(jìn)行選擇：在Cade nee中共有7種激勵：Pulse :脈沖方波，就是時鐘源性質(zhì)的波形，如果選擇Pulse，整個界面中的其他選項(xiàng)是灰的，不允許再選；Rise :表示一個上升沿；Fall :表示一個下降沿；Custom :表示一種可以自定義的波形激勵，這是最常用的波形，在這種形式下，首先在Frequenee中輸入信號的頻率，在Pattern中輸入波

26、形的形狀。其它的填缺省即可;Quite Hi :穩(wěn)定高電平；Quite Lo :穩(wěn)定低電平;Tristate:三態(tài)，對非驅(qū)動源，都選擇三態(tài) 設(shè)置完成后點(diǎn)擊ok即可。圖14 :激勵源設(shè)置窗口3、整個仿真參數(shù)的設(shè)置在 SQ sig nal explorer expert 主界面選擇 An alyze/Prefere nee,彈出圖 15 所示的窗口其中標(biāo)簽Pulse Stimulus設(shè)置驅(qū)動源類似時鐘波形仿真時的仿真參數(shù)，在SwitchingFrequenee中填入時鐘的頻率，其它項(xiàng)保持它們的缺省值； 在標(biāo)簽Simulation Parameters中設(shè)置仿真的時間、精度等，如果你對Fixed D

27、uration選中，則仿真時間長度就是后面空格中的值，否則它將對你在激勵源中填入的所有波形進(jìn)行仿真。對 Waveform Resolution中是指仿真的精度，即每隔多少時間取一點(diǎn)進(jìn)行仿真，如果這兒用的是 Default，那么Cade nee自動認(rèn)定精度是仿真總時間的百分之一，也就是說它總共抽取100個點(diǎn)進(jìn)行仿真。對 Cutoff Frequency中是指選定范圍內(nèi)對互連線的寄生參數(shù)進(jìn)行 計(jì)算，這主要是指在拓?fù)渲芯哂姓鎸?shí)的傳輸線線段時，在前仿真中可以不管這一項(xiàng)。對BufferDelays是指如何從仿真中得到Buffer Delay，若選擇From Library則是指它從仿真模型里得到的，而選

28、擇 On-the-fly則是從實(shí)際仿真數(shù)據(jù)中得到的，這兒必須選擇 On-the-fly，以使結(jié)果的正確性。Simulation Modes是指仿真的快慢方式，在FTS Mode中共有5種模式可以選擇：Fast （驅(qū)動、接收都在快模式下）、Typical （正常模式）、Slow （慢模式）、Fast/Slow （驅(qū)動在快模式、接收在慢模式）、Slow/Fast （驅(qū)動在慢模式、接收在快模式）。為了在 Worst Case下 仿真，我們一般選擇 Fast和Slow兩種模式進(jìn)行仿真，最后兩種模式因?yàn)樵趯?shí)際中不容易遇 到，所以我們一般不選。Driver Excitation是指對驅(qū)動源進(jìn)行選擇，如選擇

29、 Active Driver則表示只將拓?fù)渲兄付ǖ尿?qū)動源作為驅(qū)動進(jìn)行一次仿真，而如選擇All-Drivers則是對拓?fù)渲械拿總€能作為驅(qū)動源的器件作為驅(qū)動輪流仿真一次，如在圖中四個器件都可以作為驅(qū)動源（因?yàn)槎际?0類型的Buffer），則會仿真4次，注意在這種情況下拓?fù)渲械乃衅骷急仨?設(shè)成Tristate模式，而且對驅(qū)動源是當(dāng)成 Pulse進(jìn)行仿真的，所以在這種方式下對驅(qū)動源的 參數(shù)設(shè)置在Pulse Stimulus中。 在 Measure Mode中主要設(shè)置測量的一些選擇，對Measure Delays At :如選In putThreshold表示以輸入 Buffer的Vil與Vih進(jìn)行

30、Buffer Delay測量的，如選 Vmeas則表示以 輸出Buffer的參考電壓進(jìn)行測量的，我們應(yīng)該選擇In put Threshold。對Receiver Selection，如選All表示所有非驅(qū)動的器件都作為接收，如選Select One則在仿真開始時它會讓你選擇其中的一個作為接收源。在我們的實(shí)際仿真中，對這兩個選擇的意義并不大，因?yàn)闊o論選哪一種，在仿真后數(shù)據(jù)報表中都會列出所有非驅(qū)動源的數(shù)據(jù)結(jié)果。在Custom Simulation中選擇仿真的類別，Reflection表示時域發(fā)射仿真，Crosstalk表示串?dāng)_仿真，EMI表示電磁干擾 仿真。在EMI標(biāo)簽窗口中，主要設(shè)定EMI的規(guī)則

31、，及接收天線的距離（ Cade nee對EMI仿真只能看它的 EMI能不能符合設(shè)定的規(guī)則）。圖15：仿真參數(shù)設(shè)置窗口4、仿真結(jié)果的設(shè)置在SQ signal explorer expert主界面下部分中的Measurement標(biāo)簽窗口（圖 16所示）中選擇Reflection，在Reflection下面將需要顯示結(jié)果的值選中。Hs.h e0E5CTi>fionB.sf lectionBmf fFi r st I n?i djtntFt, I r st I nci d.曹*+Ri 百 a IlbiKbtcviii u uF* I 血皿 t «ni cKi s« 恥i E$

32、K4TEill Wqi seMATgirdli gti Koi seMATEinloiff Of ershoatRi ch OweishoatLov PfopDelay SeltleDelar StHleUelarFall口口口図口口回口口回兇兇兇Buffer D*1 ay for Fo.1 i itie 電日"Buf f«r Dftl a.7 fo r EisiihE ed-E*Fi rEt licidant Sui tchirii Eh«ck of F<11 ide «d«Fj rst Inci dan-t Suit chin, uh

33、 曹 ck of Ri sinK «dE tMbgt «ni c wFt clhixiK ch«ck of Ki si he. t-nd 19 Ide tdK«s Ko wienie wFt chima ch«k of FallinE 險gt*EvjtchimE check of ha sini e4|«KE V (He i w帕 t ginKi gtv 險i e efei g iKinimm voltaE« in Kas+st - ViJhminViLfBax - msimuA voltage in Lv slateI&#

34、39;UzimuA voltaee id Histats XkikimiM voltage in Lon slateCal(rulaited Iran.5rwl5sion I me pioDaEatioih de 1stH4I5ei11eDelarKlser Set IleDeBayFall)3«ltleDelarKise 3m tthEelarSvn tchlDel<7Fll Swi t ChlDelaKiseL&at t kr>e below Dllnz dlilvei Fall DufferDela? rn Last t ir>e alove &quo

35、t;VlhMn. dlilvex Ki se ButferDelay 因 口KE K (5m t ehU e larKi 呂卻 5wl I chD* i vFa 11)Fuxit lim« f&llfenc M Vlhnin -Fll BiiffetDeUjFii I ime iising to Vilnaz = drlve-i Ri Siif“卜 l P ar aiiEitEHE 入 Ib as'iir eBenl s XRi5mu11：£ k fdiuiand l 屮J-Ready-StQDNUM圖 16: SQ signal explorer expe

36、rt 主界面下的 Measurement標(biāo)簽欄5、仿真在拓?fù)渖细髟膮?shù)設(shè)定以后以及仿真參數(shù)設(shè)定以后，即可以進(jìn)行仿真。仿真可以點(diǎn)擊工具圖標(biāo)=或執(zhí)行命令A(yù)nalyse/Simulation。仿真完成后，根據(jù)設(shè)置的仿真模式和仿真 次數(shù)，在下面的 Result欄中就會顯示出相應(yīng)的仿真結(jié)果數(shù)據(jù)。右擊某一個數(shù)據(jù)后選擇ViewWaveform，就可以進(jìn)入 Sigwave界面看波形。如圖17所示：雙擊左邊波形名稱中任何一個 波形符號即可打開或關(guān)閉相應(yīng)的波形，選中波形后還可以更改波形的顏色。對左邊的一些波形名稱解釋如下：ODTA D4 K3表示拓?fù)渲?D4器件K3 Pin處的波形；ODTA D4 K3_bu

37、ffdly 表示接測試負(fù)載時 K3 Pin處的波形；ODTA D4 K3_buffdlyi表示接測試負(fù)載時 K3 Pad處的波形；ODTA D4 K3i表示拓?fù)渲?D4器件K3 Pad處的波形；注意對buffdly與buffdlyi的波形只有驅(qū)動端才有，對接收端，都只有輸入端 Pin與Pad的兩個波形。在波形圖上打開測試負(fù)載曲線和所關(guān)心的接收曲線，同時打開Vmeas和接收端的Vil、Vih，就可以進(jìn)行SwitchDelay和SettleDelay等數(shù)值實(shí)際測量，測量的結(jié)果應(yīng)該與主界面Result欄中的數(shù)據(jù)一致。圖17:波形窗口目前，Cade nee還不能從PCB預(yù)布局或PCB板圖中直接抽取出差

38、分線進(jìn)行，對于差分 線的仿真必須在 SQ Sig nal Explorer Expert中手工加入元件和互連線來模擬實(shí)際的板圖結(jié)構(gòu) 來進(jìn)行仿真。手工加入元件的方法是Edit/Add Part，即可以加入各種10 Buffer，分立的ESPICE器件，互連線（包括 TLINE與TRACE ）等。6、給拓?fù)浼蛹s束在仿真中，需要根據(jù)仿真結(jié)果不斷修改拓?fù)浣Y(jié)構(gòu)以及預(yù)布局上元器件的相對位置，得到一個最優(yōu)的拓?fù)浣Y(jié)果， 就需要在拓?fù)渲屑尤爰s束， 并將有約束的拓?fù)滟x給板中的網(wǎng)絡(luò)，用以指導(dǎo)與約束隨后的 PCB布線。加約束的方法：在 SQ signal explorer expert主界面選擇 Set/Constr

39、aint，就可以在彈出的 圖18所示框中加入各種約束，下面分別介紹： 在Switch-Settle欄，可以填入從各發(fā)送端到各接收端的Min Switch Delay和MaxSettle Delay，這是對時鐘同步信號而言的，是根據(jù)芯片Datasheet上的AC參數(shù)及公式計(jì)算得到的；這一欄的數(shù)據(jù)對布線而言沒有任何作用，它是作為后仿真檢查的參考用的； 在Prop Delay欄，填入拓?fù)渲懈鱾€ Pin到Pin、Pin到T點(diǎn)以及T點(diǎn)到T點(diǎn)的傳輸延 時規(guī)則，直觀地說，也就是對拓?fù)渲懈鱾鬏斁€長度的限制，這一欄的規(guī)則是最重要的規(guī)則，它將直接約束PCB的布線；在Impedanee欄，它是對拓?fù)渲懈鞫蝹鬏斁€阻抗

40、的約束，約束了各段傳輸線的阻抗變 化范圍，若這一欄不填，則表示對傳輸線的阻抗無要求;在Rel Prop Delay欄，可以定義一些傳輸線的長度匹配規(guī)則，其中Scope的選項(xiàng)有兩個：Local和Global， Local表示只對本條 Net/Xnet有效，而 Global則對本拓?fù)鋵?yīng)的所 有Net/Xnet在整體的長度匹配上都有約束。在Max Parrallel欄，它進(jìn)行了平行長度的約束，即它允許在兩條線的間距多大時最 長能平行多長。這是需要進(jìn)行串?dāng)_仿真后才能得到的數(shù)據(jù)。在Wiring欄，它約束了拓?fù)渑c網(wǎng)絡(luò)的對應(yīng)關(guān)系，注意在Mapping Mode中，我們一般選擇Pinuse and Refd

41、es,表示在賦拓?fù)涞臅r候可以通過管腳的10 Buffer類型和參考位號將拓?fù)渲蠵in與實(shí)際網(wǎng)絡(luò)中的 Pin對應(yīng)起來；對Physical中的各項(xiàng)主要現(xiàn)在線的總長、 過孔數(shù)、 端接長度等；對 EMI中可以限制在表層走線的最大長度；在Signal Integrity欄，可以加入對信號的過沖電壓、串?dāng)_電壓、SSN等的限制；在User-Defined欄，可以輸入用戶自己的其他約束。對以上各欄中，我們用到最多的是Prop Delay，對線長有匹配需要的，也需要用到Rel Prop Delay，對高速信號，也需要用到Max Parallel這一欄的約束。尸 S音t Tapdldgy Constraints聲

42、 I, ei 11 an 11” 11 im I o e “ m “ r i OK _j _ 如現(xiàn)童-Cancel圖18：設(shè)置拓?fù)浣Y(jié)構(gòu)約束的界面7、賦拓?fù)鋵﹃P(guān)鍵網(wǎng)絡(luò)的拓?fù)浞抡娼Y(jié)束后，就可以把已經(jīng)完成的拓?fù)滟x給具體的網(wǎng)絡(luò)。賦拓?fù)涞倪^程也是在Constraint Manager中進(jìn)行的（見圖19），賦拓?fù)涞倪^程如下：將拓?fù)湮募斎脒M(jìn)來，操作： File/Import/Electrical CSets,，把仿真完成的拓?fù)湮募?輸入進(jìn)來；將拓?fù)湮募x給網(wǎng)絡(luò)，在Objects欄中選中所要的網(wǎng)絡(luò)（可以多個選），然后選擇菜單Object/Electrical CSets Referenee，在彈出的對話框中

43、將選擇相應(yīng)的拓?fù)浼纯伞Ｈ绻x拓?fù)涞?過程中出錯，那么它會提供出錯信息。=Eilf t Ojictt Column Eitivt IoT 3 Elctr cial C dtle tr a.L nt :Si gjial Iftt«£trity匡匯TiRinI*Kouling1*All C due tr &.L nits-T "I*'Signal(* f= Till BTL1*'Koul. BTtDbjeiizts.K«f «reiic:ed1«ri fy SdiednlTQinivlOcFScheJul e Act

44、ualSjSt EB曰 odta田 eo!im LB：. a>u(sca i) : g 8fiBTii LEl& (31T«(£CH i) : BaEleetneal CSt R芒F啟已：亡晝呂I®*iI d|fer Neiljkress FlKOl E e E g ff K ff M -H «_o L 2 3 4 5 D M 3 皿 u d "Eleelrical 上I /R.esetUserDef is-cdTHWDISUlh* 1Wirinfi X Impedance Nin/UaK l|倔T圖19:賦加拓?fù)涞牟僮鹘缑娴谖逭虏季植季€將關(guān)鍵網(wǎng)絡(luò)的拓?fù)淙抠x完后即可將.brd文件交給PCB工程師進(jìn)行布線。在設(shè)置了約束的網(wǎng)絡(luò)布線時，會有一個動態(tài)的小標(biāo)尺出現(xiàn)在屏幕上以顯示所布線與約束之間的區(qū)別。當(dāng)布線滿足約束條件時，小標(biāo)尺顯示為綠色，當(dāng)布線不滿足約束