DC綜合全過(guò)程及使用的命令

1、DC綜合全過(guò)程及使用的命令* Set(k$ign coustrnintDesign RuleSet liiax transitionS c tiS et_innx_fftiioi：TDesign Opt* Cousmuntscicarc_c'o<ksitdoti' rtouchnemoik涸 clock imcei帕j】:ty $ct_inptn_tie>y 書(shū) eToiitpnrdeliy Set max area r-=1Stkct design stiAte-top <lowu bottoniup TFOptimize the designCompile

2、An；ilyze 日ini iesolve design rirnhkmsJcheck design rcportarca i ejxHl_coi istra tut v report timing Sm ? thp d辟ig卻屮DC的初始化文件.synopsys.dc.setup該文件是隱藏文件，需要用Is -a顯示讀取文件DC支持多種硬件描述格式，.db .v .vhd等對(duì)于dcsh工作模式來(lái)說(shuō)，讀取不同的文件格式需要不同的參數(shù)Read -format Verilogdbvhdl ect file/dcsh 工作模式對(duì)于tcl工作模式來(lái)說(shuō)，讀取不同文件格式使用不同的命令。Read_veri

3、log file.v /tcl 工作模式讀取 verilog 格式Read_vhdl file.v /tcl 工作模式讀取 vhdl 格式讀取源程序的另外一種方式是配合使用 analyzer 命令和 elaborate 命令；Analyzer 是分析 HDL 的源程序并將分析產(chǎn)生的中間文件存于 work (用戶(hù)可以自己指定)的目錄下Elaborate 則在產(chǎn)生的中間文件中生成 verilog 的模塊或者 VHDL 的實(shí)體缺省情況下， elaborate 讀取的是 work 目錄中的文件當(dāng)讀取完所要綜合的模塊后，需要使用 link 命令將讀到 DC 存儲(chǔ)區(qū)中的模塊或?qū)嶓w 連接 起來(lái)注意：如果在使

4、用link命令后，出現(xiàn)unresolved design referenee的警告信息，需要重新讀取該模塊，或者在.synopsys_dc.setup 文件中添加link_library，告訴DC到庫(kù)中去找這些模塊，同時(shí)還要注意search_path中的路徑是否指向該模塊或單元電路所在的目錄Link 命令執(zhí)行后， DC 就將模塊按照 RTL 級(jí)或者門(mén)級(jí)的描述將電路連接起來(lái)，之后的各種限制條件就可以對(duì)該電路的頂層模塊施加DC 限制條件施加的對(duì)象針對(duì)以下電路成分：輸入輸出端口、模塊、子模塊的實(shí)例化、單元電路、連線及電路的引腳。在使用DC 命令的時(shí)候，不要使用模糊的對(duì)象，例如，如下面的電路：Set_

5、load 3 Clk由于在電路中含有名稱(chēng)為 CLK的pin、port和net，因此，DC無(wú)法知道該處的load是施加在哪個(gè)對(duì)象上，注意到一般連線會(huì)驅(qū)動(dòng)負(fù)載，該命令就改為：Set_load 3 get_nets ClkTCL modeSet_load 3 find(net, ”Clk ”) dc_shell mode路徑的劃分與合法路徑DC 綜合的時(shí)候是基于路徑的優(yōu)化，對(duì)于 DC 來(lái)說(shuō)，合法的路徑必須滿(mǎn)足以下條件路徑的起點(diǎn)為輸入端口或者是觸發(fā)器的數(shù)據(jù)端路徑終點(diǎn)為輸出端口或者是觸發(fā)器的時(shí)鐘端DC 設(shè)定的限制條件的值都是無(wú)單位的，這些單位都是由工藝庫(kù)中給定的可以用 report_lib lib_na

6、me 來(lái)查看所有在工藝庫(kù)中設(shè)定的各個(gè)參數(shù)的單位定義電路的工作環(huán)境和綜合環(huán)境1.Set_operating_conditions不同的工作環(huán)境對(duì)應(yīng)的單元電路的延遲不相同溫度升高、電壓降低、電路的特征線寬增大都會(huì)使得單元電路的延遲增大 電路的工作環(huán)境一般在工藝庫(kù)中都有給定命令格式：set_operati ng_con diti ons -min min_c on diti on max max_co nditi on -min_library minib -nax_library max_lib命令使用說(shuō)明指定 DC 進(jìn)行優(yōu)化時(shí)使用的工作環(huán)境， 其中工作環(huán)境的指定必須在庫(kù)中指定， 或者在 link

7、_library 中的其中一 個(gè)庫(kù)中指定，如果不指定operating_conditions，DC 自動(dòng)搜索 link_library 中的第一個(gè)庫(kù)的工作環(huán)境作為優(yōu)化時(shí)使用的工作環(huán)境可以用 get_attributes 語(yǔ)句取得庫(kù)中缺省的工作環(huán)境-max選項(xiàng)指定電路最大延遲分析（分析電路是否滿(mǎn)足觸發(fā)器建立時(shí)間set up的要求）的工作環(huán)境-min選項(xiàng)用于指定電路最小延遲分析（分析電路是否滿(mǎn)足觸發(fā)器保持時(shí)間hold time的要求）的工作環(huán)境，該選項(xiàng)不能單獨(dú)使用，必須與-max同時(shí)使用如果不指定用于分析最小延遲的庫(kù)，則只使用-max中指定的庫(kù)用于電路的延遲分析-min_library 選項(xiàng)指定用

8、于電路最大延遲分析的工藝庫(kù)-max_library 選項(xiàng)指定用于電路最小延遲分析的工藝庫(kù)2. set_min_libraryVendor 可能提供多個(gè)不同的工藝庫(kù)，用于分析電路的時(shí)序，不同工藝庫(kù)定義了不同的工作環(huán)境、不同的線負(fù)載模型、不同的單元延遲時(shí)間，這是可以將這些苦都指定用于分析電路的延遲命令格式：set_min_library max_library -min_version min_library | -none命令的使用說(shuō)明：該命令指定 max_library 用于分析電路的最大延遲， min_library 用于分析電路的最小延遲。當(dāng) DC 需要計(jì)算路徑的最小延遲時(shí)，首先在 max

9、_library 中找到單元電路，如果在 min_library 中有和該單元電路有相同名稱(chēng)、相同的引腳名、相同的時(shí)序弧時(shí)，則使用 min_library 中給出的時(shí)序信息用于計(jì)算電路中路徑的延遲使用-none選項(xiàng)可以取消設(shè)定min_library不要在 target library 中設(shè)置 min_library 對(duì)應(yīng)的庫(kù)該命令只有當(dāng)vendor提供兩個(gè)庫(kù)時(shí)才使用set_wire_load_model在 DC 計(jì)算路徑的延遲時(shí)，工具會(huì)估計(jì)連線的延遲，該命令是設(shè)置一個(gè)連線延遲估計(jì)的模型。但是在綜合完成后，用report_timing -nets 般看到的連線延遲都是 0，這是因?yàn)樵谧鼍C合之前，

10、工具使用的線負(fù)載模型是比較粗糙的，所以連線延遲比較小。另外，不僅互連線本身有延遲，互連線的寄生電容、寄生電阻會(huì)影響到單元電路的延遲注意：在深亞微米、超級(jí)亞微米階段互連線的延遲在整個(gè)路徑的延遲中占一半左右。因此，現(xiàn)在一般在綜合之前會(huì)做一次floorplan，然后提取出線負(fù)載模型來(lái)供綜合工具使用，以便更加準(zhǔn)確的估計(jì)連線延遲。Synopsys的另外一個(gè)工具physical compiler就可以將 floorplan 跟綜合放在一起做命令的格式為：set_wire_load_model -name model_name-lib_name library -max -min設(shè)置綜合時(shí)使用的線負(fù)載模型，

11、用于估計(jì)電路的連線延遲。由于布線之前沒(méi)有準(zhǔn)確的電路走線。因此，即使設(shè)置該模型，也不能準(zhǔn)確估計(jì)電路的互連線延遲。如果沒(méi)有wire_load_model，可以將auto_wire_load_selection參數(shù)設(shè)置為true，則DC自動(dòng)根據(jù)綜合之后的面積來(lái)選擇一個(gè)統(tǒng)計(jì)的線負(fù)載模型用于估計(jì)連線延遲Set auto_wire_load_selection true-max -min選項(xiàng)同上，分別指定該模型用于估計(jì)最大路徑延遲和最小路徑延遲。-lib_name指定包含該線負(fù)載模型的工藝庫(kù)一個(gè)線負(fù)載模型的例子：1：Name:320KGATES模塊名稱(chēng)，用于引用該模塊2：Location:ssc_core

12、_slow該模塊庫(kù)的位置3：Resistance: 0.000271單位長(zhǎng)度的連線電阻4：Capacitance: 0.00017單位長(zhǎng)度的連線電容5：Area:0連線所占面積6：Slope:55.6653外推計(jì)算連線長(zhǎng)度的斜率7：Fanout Length Points Average Cap Std Deviation8：9：1 34.79按照連線的扇出估計(jì)連線長(zhǎng)度，從而估計(jì)連線延遲10：2 90.4611：3 146.1212：4 201.7913：5 257.45set_wire_load_mode如果只是在子模塊綜合中設(shè)置了線負(fù)載模型，那么跨模塊邊界的連線延遲如何估計(jì)，該命令就是用于

13、設(shè)置模塊互連線延遲估計(jì)所使用的模塊該模式有三種選擇：Top指定模塊互連線延遲的估計(jì)使用頂層模塊的線負(fù)載模型Enclosed指定模塊互連線延遲的估計(jì)使用包含該連線的最小模塊的線負(fù)載模型Segmented 將連線按模型邊界分段，各段的延遲分別按照各自模塊的線負(fù)載模型估計(jì)延遲，然后把估計(jì)結(jié)果相加得到該連線的延遲命令的格式為：set_wire_load_mode mode其中 mode 為 top、enclosed、 segmented3. set_drive為了更加準(zhǔn)確的估計(jì)輸入電路的延遲，DC需要知道信號(hào)到達(dá)輸入端口的過(guò)渡時(shí)間(transition time )。Set_drive使用確定的值來(lái)估

14、計(jì)輸入端的輸入電阻，從而得到輸入端口的延遲；而 set_driving_cell 是假定一個(gè)實(shí)際的外部驅(qū)動(dòng)單元來(lái)估計(jì)輸入的 transition time該命令用于設(shè)置輸入端口或者雙向端口上的電阻值，該電阻值是用于驅(qū)動(dòng)輸入端口的單元的輸入電阻，因此，該值越大，就說(shuō)明輸入端口的驅(qū)動(dòng)能力越弱，連線的延遲也就越大。更常用的是 set_driving_cell 命令，以庫(kù)中某個(gè)單元電路的引腳驅(qū)動(dòng)能力為基準(zhǔn)來(lái)模擬輸入端口的驅(qū)動(dòng)能力。命令的格式：set_drive resistance_value -max -min -ise -all命令使用要點(diǎn)缺省情況下，該值為 0，即輸入具有無(wú)限大的驅(qū)動(dòng)能力電路的優(yōu)

15、化階段，輸入端口的驅(qū)動(dòng)能力用于計(jì)算輸入端口到門(mén)電路延遲，一般來(lái)說(shuō)，輸入端口的驅(qū)動(dòng)能力可以按照以下公式影響延遲Time = arrive_time + drive*net_load + connect_delay4. set_driving_cell該命令實(shí)現(xiàn)的功能和 set_drive 命令基本相同， set_driving_cell 是指定使用庫(kù)中某一個(gè)單元來(lái)驅(qū)動(dòng)輸入端口。 該命令是在輸入端口之前假想一個(gè)驅(qū)動(dòng)單元，然后按照該單元的輸出電阻來(lái)計(jì)算transition time ,從而計(jì)算輸入端口到門(mén)單元電路的延遲，如：set_driving_cell -lib_cell buf1a3 -pin Y Reset用 set_driving_cell 命令后，會(huì)出現(xiàn)很多警告，因?yàn)榧由?driving_cell 約束之后，相當(dāng)于人為的給很多引腳加上設(shè)計(jì)規(guī)則的限 制條件5. set_load 由于外部電路的負(fù)載將會(huì)影響到接到端口上單元電路的延遲，因此需要對(duì)端口的帶負(fù)載能力做限