習題-QuartusII使用流程

1、設(shè)計流程：1、 設(shè)計準備：根據(jù)任務(wù)定方案，選器件。2、 設(shè)計輸入：1） 原理圖輸入方式從軟件平臺提供的原件庫中調(diào)出所需元件，畫電路圖。設(shè)計大規(guī)模數(shù)字電路時較繁瑣2） 硬件描述語言輸入方式VHDL或Verilog HDL。描述功能強、通用國際標準、便于移植。3、 設(shè)計處理compilation編譯1） 語法分析、優(yōu)化綜合Analysis & Synthesis檢查語法，進行邏輯化簡，進行設(shè)計到器件資源的映射。2） 適配Fitter將設(shè)計分割成多個邏輯小塊。將已分割的邏輯小塊放到器件內(nèi)部的具體位置，并完成各個功能塊之間的連接。3） 布局和布線Assembler產(chǎn)生可編程邏輯器件的編程映像文

2、件。4） 時序分析Timeing Analyzer：邏輯功能和時序分析。4、 時序仿真simulation驗證功能和時序是否正確。5、 管腳分配與硬件下載1） 管腳的設(shè)置Assembler2） 編程下載Programmer6、 測試測試器件功能和性能。例如：LIBRARY IEEE;USE .ALL;ENTITY m-15 IS PORT(clk:IN STD_LOGIC; m:OUT STD_LOGIC);END m-15;ARCHITECTURE behav OF m-15 ISCONSTANT SIGNAL n:INTEGER RANGE 0 TO 14;BEGIN PROCESS(cl

3、k) BEGIN IF clk'EVENT AND clk='1' THEN m=m-15n; IF n=14 THEN n:=0; ELSE n:=n+1; END IF; END IF; END PROCESS;END behav;ENTITY qq1027 IS PORT(clk:IN STD_LOGIC; m:OUT STD_LOGIC);END qq1027;ARCHITECTURE behav OF qq1027 ISSIGNAL n:INTEGER RANGE 0 TO 14;BEGIN PROCESS(clk) BEGIN IF clk'EVEN

4、T AND clk='1' THEN m<=m_15(n); IF n=14 THEN n<=0; ELSE n<=n+1; END IF; END IF; END PROCESS;END behav;改錯、答復(fù)下列問題。1、程序?qū)懞煤蟊４嬖贒盤文件夾“我的設(shè)計中，文件命名m15.vhd，建立工程project ：m15.qpf。然后編譯compilation. 這樣是否可行？2、說明程序中的錯誤。3、編譯無誤后進行仿真simulation。仿真前需建立一個波形文件vector waveform files。如何建立波形文件？需要哪幾個步驟？4、見下列圖，在調(diào)出管腳時，選項filter欄，你傾向于選擇那一項？pins：all還是pins：assigned？why？5、仿真節(jié)點node調(diào)出后，需設(shè)置仿真時間end time和輸入信號clk波形。如，仿真時間end time 設(shè)置為知道設(shè)置菜單在哪里嗎？：輸入信號clk設(shè)置為時鐘信號：是否有不妥之處？6、如何放大、縮小觀察仿真波形？7、仿真結(jié)果到達逾期要求后，如果要做硬件測試，下一步是？8、編程下載programmer的快捷鍵是？ 9、編程下載前需進行參數(shù)設(shè)置。就本校實驗箱情