時鐘和延遲的一些定義

1、時鐘和延遲1 :周期與最咼頻率圖1所示電路的最小時鐘周期tCLK= Microt CO+t LOGIC+t NET+Microt SU-tCLK_SKEW 其中，tcLK_SKEW =tCD1 -tCD2?tCLK時鐘的最小周期?Microt co寄存器固有的時鐘輸出延遲?tLOGIC冋步兀件之間的組合邏輯延遲?tNET線網(wǎng)延遲?Microt su寄存器固有的時鐘建立時間?tcLK_SKEW時鐘偏斜tLOGIC圖1時鐘周期的計算 公式中最小時鐘周期的倒數(shù)即最咼頻率，用flMAX表示：fMAX=1/t CLKfMAX能綜合體現(xiàn)設(shè)計的時序性能，是最重要的時序指標(biāo)之一。2:時鐘建立時間時鐘建立時間(

2、Clock Setup Time )常用tsu表示。想要正確采樣數(shù)據(jù)，就必須使數(shù)據(jù)和 使能信號在有效時鐘沿到達(dá)前就準(zhǔn)備好。所謂時鐘建立時間就是指時鐘到達(dá)前，數(shù)據(jù)和使能信號已經(jīng)準(zhǔn)備好的最小時間間隔。圖2所示電路的tsu為；tsu= Data Delay-Clock Delay+Microt su式中Microt su指的是觸發(fā)器內(nèi)部的固有建立時間，是觸發(fā)器的國有屬性，典型值一般小于 1ns。圖2時鐘建立時間3:時鐘保持時間時鐘保持時間(Clock Hold Time)常用如表示。時鐘的保持時間是指能保證有效時鐘 沿正確采樣數(shù)據(jù)和使能信號在時鐘沿之后的最小穩(wěn)定時間。tH= Clock Delay-

3、 Data Delay+ Microt h式中Microt h指的是觸發(fā)器內(nèi)部的固有建立時間，是觸發(fā)器的國有屬性，典型值一般小 于 1ns。圖3時鐘保持時間4:時鐘輸出延遲時鐘輸出延遲(Clock to Output Delay )常用toe表示。它指的是在時鐘有效沿到數(shù)據(jù)有 效的最大時間間隔。tco= Clock Delay+ Data Delay+ Microt co式中Microt co也是一個寄存器的固有屬性，指的是寄存器相應(yīng)時鐘有效沿，將數(shù)據(jù)送 到輸出端口的內(nèi)部延遲參數(shù)，典型值一般小于1ns。Microt coClock Delay圖4時鐘輸出延遲5:引腳到引腳的延遲引腳到引腳的延遲

4、(Pin to Pin Delay )常用tPD表示。指信號從輸入管腳進(jìn)來，穿過純 組合邏輯，到達(dá)輸出管腳的延遲。由于FPGA的布線矩陣長度固定，所以常用最大tPD標(biāo)志FPGA的速度等級。6： SlackSlack是表示設(shè)計是否滿足時序的一個稱謂：正的Slack表示滿足時序(時序的余量)，負(fù)的Slack表示不滿足時序(時序的缺量)。Slack= Required Clock period- Actual Clock PeriodSlack= Slack Clock period- Microt co+ Data Delay+ Microt su Slack的計算方法如下圖clklLaunchi

5、ng Edgeclk2SlackClock PeriodCapturing EdgeCombinatorialSlack的概念中，比較重要的是保持時間Slack ( Hold Time Slack),這個概念主要用于衡量寄存器到寄存器路徑上數(shù)據(jù)穩(wěn)定采樣的最小保持時間是否滿足。如果要穩(wěn)定采樣，數(shù)據(jù)在目的寄存器上升沿到來后要保持穩(wěn)定的最小值等于目的寄存器Microt h時間。就是當(dāng)目的寄存器上升沿到來后，數(shù)據(jù)保持穩(wěn)定的時間必須大于等于目的寄存器Microt h時間，否則就不能穩(wěn)定采樣。造成數(shù)據(jù)保持時間Slack為負(fù)，即數(shù)據(jù)保持時間不夠的主要原因是數(shù)據(jù)路徑的延遲大于時鐘路徑的延遲。7:時鐘偏斜時鐘偏斜(Clock Skew)，指一個同源時鐘到達(dá)兩個不同的寄存器時鐘端的時間差別。 造成Clock Sk