IIC總線通訊接口器件的CPLD實現(xiàn)

1、iic總線通訊接口器件的cpld實現(xiàn)iic是philips公司開發(fā)的一種容易、雙向、二線制、同步串行總線。它只需兩根線（串行時鐘線和串行數(shù)據(jù)線）即可在銜接于總線上的器件之間傳送信息。該總線是高性能串行總線，具備多主機(jī)系統(tǒng)所需要的裁決和凹凸速設(shè)備同步等功能，應(yīng)用極為廣泛。 目前市場上雖然有專用iic總線接口芯片，但是地址可選范圍小、性能指標(biāo)固定、功能單一、用法不便利。按照iic總線的電氣特性及其通訊協(xié)議，采納ara公司的flex10k系列isp器件epf10k10lc84-3可以便利地實現(xiàn)iic總線的通訊接口，且具有高速、易調(diào)試、可以靈便地實現(xiàn)地在線配置等優(yōu)點，同時大大地削減了系統(tǒng)的開發(fā)周期。1

2、 iic總線的數(shù)據(jù)傳輸規(guī)范iic總線主從機(jī)之間的一次數(shù)據(jù)傳送稱為一幀，由啟動信號、地址碼、若干數(shù)據(jù)字節(jié)、應(yīng)答位以及停止信號等組成。通訊啟動時，主動發(fā)送一個啟動信號（當(dāng)scl線上是高電平常，sda線上產(chǎn)生一個下降沿）、從機(jī)的地址碼（8位）和讀寫信號；通訊停止時，主機(jī)發(fā)送一個停止信號（當(dāng)scl線上是高電平常，sda線上產(chǎn)生一個升高沿）。在數(shù)據(jù)傳送過程中，當(dāng)scl線上是高電平常，必需保證sda線上的數(shù)據(jù)穩(wěn)定；傳送一個字節(jié)的數(shù)據(jù)，必需由接收機(jī)發(fā)一個應(yīng)答信號?？偩€的傳輸碼速率為100kbps（標(biāo)準(zhǔn)）400kbps（高速）。采納+5v電源供電時，輸入電平規(guī)定為：vilmax=1.5v，vihmin=3v；

3、采納寬電源時，電平規(guī)定為：vilmax=1.5vdd，vihmin=3vdd。 iic總線的通訊過程1所示。2 isp的規(guī)律實現(xiàn)基于iic總線的數(shù)據(jù)傳輸規(guī)范，為完成iic總線的數(shù)據(jù)發(fā)送與接收，采納isp器件實現(xiàn)通訊接口的規(guī)律功能框圖2所示。通過頻選、控制、可控時鐘可獲得100khz、200khz、300khz、400khz的時鐘頻率。器件退出總線競爭后，時鐘線置高電平。2.1 通訊的啟動與停止在主機(jī)方式下，接收數(shù)據(jù)時，isp器件必需通過啟動信號生成器送出一個啟動信號，然后發(fā)送從機(jī)的地址信號和讀寫信號。惟獨這樣，才干在總線上發(fā)送數(shù)據(jù)。該過程由控制寄存器啟動。描述如下： process（wr，cs

4、） wr is cpu write signal cs is this chip"s select signal addrs：="0"； if（ctrreg(0)="1"and ctrreg(3)="1" and scl1="1"）then ctrreg 為控制寄存器 clk1count：="0"； sda1：="1"； if（clk1 event and clk="0"）then if(clk1count="3")then

5、sda1:="1" addrs:="1" ctrreg(3):="0" csta:="1" else clk1count:=clk1count+1; end if; end if; end if; if(addrs="1"and scl1 "event and scl1="1")then %26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%2

6、6;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;將數(shù)據(jù)寄存器中的數(shù)據(jù) %26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26;183;%26

7、;183;及wr信號移位發(fā)出（略） end if； end process； 當(dāng)一次通訊結(jié)束時，主機(jī)要發(fā)送停止信號。該過程同樣同控制寄存器控制；當(dāng)控制字其次位為"1"時，isp器件產(chǎn)生停止信號。vhdl描述與啟動類似。2.2 發(fā)送數(shù)據(jù)在主機(jī)方式下，完成啟動和地址信號發(fā)送后即開頭發(fā)送數(shù)據(jù)。發(fā)送數(shù)據(jù)時并串轉(zhuǎn)換器在scl的下降沿移位，保證scl高電平常sda上的數(shù)據(jù)穩(wěn)定。發(fā)送的進(jìn)程由wr信號和從機(jī)的應(yīng)答信號啟動。 當(dāng)isp器件在總線競爭失敗時，由處理器將isp器件轉(zhuǎn)為從機(jī)工作方式，處理器向地址檢測送該器件在系統(tǒng)中的地址。惟獨在接收到的地址信息與該器件所設(shè)的地址相同時，才發(fā)出應(yīng)答信

8、號，開頭通訊。每發(fā)送一個字節(jié)即將sda拉高，等待接收機(jī)的應(yīng)答信號，預(yù)備下一個數(shù)據(jù)。2.3 接收數(shù)據(jù)在主機(jī)方式下，完成通訊啟動和地址信號發(fā)送后便開頭預(yù)備接收數(shù)據(jù)。每接收一個字節(jié)后要發(fā)出應(yīng)答信號，產(chǎn)生一個負(fù)脈沖作為中斷哀求信號輸出給處理器。若此時系統(tǒng)忙，則拉低scl電平迫使發(fā)送機(jī)進(jìn)入等待狀態(tài)。從機(jī)方式下的接收與主機(jī)方式下一樣。vhdl描述如下： process（sda1） sack：="0"； full1：="0"； stp：="0"； intq：="1"； if（csta="1" and addo

9、k="1"）then if（scl"1"event and scl1="0"）then 接收數(shù)據(jù)，串入并出移位（略） full1：="1"； end if； end if； if（full1="1"）then if（rd"event and rd="1"and scl1"event and scl1="0 and busy="0"）then sda1：="0"； full：="0"； i

10、ntq：="0"； else sda1：="1"； if（clk1"event and clk="0" and full1="0"）then if（clk1count"20"）then intq：="1"； clk1count:="0"； else clk1count：=clk1count+1； end if； end if； if（slave="1" and scl="1" and sda "e

11、vent and sda="1"）then stp：="1"； csta：="0"； end if； end if； end process；2.4 總線仲裁在通訊過程中，isp器件在發(fā)送數(shù)據(jù)的同時接收總線上的數(shù)據(jù)，將該數(shù)據(jù)與已送的數(shù)據(jù)舉行比較，若不相同則置位狀態(tài)發(fā)生器的slave，表示該主機(jī)退出競爭。通過處理給控制寄存器發(fā)送控制字可以讓isp器件轉(zhuǎn)入從機(jī)工作方式。這時啟動地址檢測，禁止scl的發(fā)送。在一次通訊結(jié)束后，將狀態(tài)生成器的end置位，此時處理器可以再次將isp器件設(shè)置為主機(jī)方式。2.5 控制寄存器與狀態(tài)生成器控制寄存器主要是定義isp器件的工作狀態(tài)，其各位的定義為： busy clken clks2 clks1 sta stp m/s busy：若該位為"1"，主機(jī)作為接收機(jī)時，不發(fā)應(yīng)答信號； sta：啟動信號位； stp：停止信號位； m/s：主從機(jī)位，用于挑選芯片工作狀態(tài)（主機(jī)還是從機(jī)）； clks1、clks2：頻選控制位； clken：scl使能位，該位為1時scl置高電平。 狀態(tài)生成器可以生成工作狀態(tài)信號（中斷、iic總線競爭、從機(jī)方式時通訊開頭與結(jié)束）供處理器查詢處理。3 參數(shù)配置該器件可以配置為從100kbps（標(biāo)