ModelSim輕松入門2

1、1. 建立一個新的Project 1-1 第一次執(zhí)行程序時(shí)，可以從 開始 程序集 ModelSim SE ModelSim；或是執(zhí)行ModelSim在桌面的快捷方式在Library標(biāo)簽頁中，展開各Library就可以看到其下含的所有Package (for VHDL)，進(jìn)一步以Edit打開，可檢視該P(yáng)ackage與Package Body內(nèi)容1-2 File New Project .    輸入project name and Location按OK鍵后· 指定的路徑下會產(chǎn)生一個叫"work"的預(yù)設(shè)子資料夾，還有Viterbi.cr

2、.mti、Viterbi.mpf 兩個檔案 · 主操作畫面左邊的Workspace內(nèi)，在原本的Library標(biāo)簽外，會出現(xiàn)另一個Project標(biāo)簽(但此時(shí)里面內(nèi)容是空的) · 還會蹦出另一個"Add items to the Project"窗口 .mpf 文件儲存的是此project的相關(guān)數(shù)據(jù)，下次要開啟此project 就是利用 File Open Project. 開啟此.mpf若要移除之前建立的project，請從 File Delete Project. 移除 2. 載入Project 的HDL source codes 按"Add

3、items to the Project"窗口中的"Add Existing File" (或是從File Add to Project Existing Files .)HDL files擺放的位置，路徑名稱不能有中文，否則軟件會抓不到files關(guān)掉"Add items to the Project"窗口，此時(shí)的Project下出現(xiàn)了HDL File，一堆問號表示這些檔案都還沒compile。如果要對project新增或移除HDL File：在Workspace內(nèi)按鼠標(biāo)右鍵，選擇 Add to Project Existing File.&#

4、160; (新增)                                                

5、60;   Remove from Project                (移除) 3. Compile 在Project標(biāo)簽頁內(nèi)，選定任一檔案，按鼠標(biāo)右鍵選擇 Compile Compile All  或是直接按 icon Compile Out-of-Data只重新compile有修改過的檔案 (比較節(jié)省時(shí)間，故也較常用) 此刻只做Compile 還沒做Simulate，而ModelSim必須要作完Sim

6、ulate (Loading)后才會把所有檔案link起來。如果compiler的結(jié)果出現(xiàn)有errors或warnings的訊息，直接在該訊息上雙擊，即可進(jìn)一步帶出詳細(xì)的訊息說明。 如果您處理的是VHDL project，那在做Compile前，先在Project標(biāo)簽頁內(nèi)，選定所有檔案，按鼠標(biāo)右鍵選擇"Properties"做如下設(shè)定： 4. Simulate (Loading) 切換到Library卷標(biāo)頁，展開"work"目錄，其下可以看到此project包含的所有檔案，檔案前的符號"M"，表示這些檔案的性質(zhì)是"Modul

7、e"；如果你寫的是VHDL程序那檔案前所看到的符號會變成"E"(Entity) and "A"(Architecture)。 如果compiler完，work目錄底下仍然看不到東西，無法展開，請稍等510秒(等程序update最新狀態(tài))，或是按鼠標(biāo)右鍵選擇"Update"重新整理 4-1 直接以鼠標(biāo)左鍵雙擊要Simulate 的檔案，或是按鼠標(biāo)右鍵選擇Simulate。此處選擇要Simulate (Loading)的檔案不一定要是top-level file，但如果你選的不是top-level file，project中的s

8、ub-ciricuit必須一個一個load，比較麻煩。 請注意，這里的"Simulate"并沒有真的做仿真，只是把程序"Loading"進(jìn)來，并將sub-module 彼此間 link 起來 Loading 要simulate 的檔案的動作，也可以按Simulate icon 來完成 執(zhí)行以上動作時(shí)，如果再附加一個設(shè)定步驟：到Options標(biāo)簽頁下，核選"Enable source file coverage"，即可在仿真的程序中，附帶幫你檢查testbench 對于 if / case conditional statement的模

9、擬涵蓋率。 執(zhí)行完Simulate (Load)的動作后，程序會自動再跳出兩個標(biāo)簽頁Sim與Files，此時(shí)在Sim下可以看到整個Project的Hierarchy關(guān)系 要編輯HDL file，可以從Project(顯示檔案的狀態(tài))或File標(biāo)簽頁內(nèi)雙擊HDL檔案以開啟編輯窗口(edit window)。sim標(biāo)簽頁內(nèi)雖然也有列出所有HDL檔案，但雙擊HDL檔案開啟的是來源窗口(source window)，不能edit。 檔案編輯(修改)完成(存盤)后，回到Project標(biāo)簽頁內(nèi)看該檔案的狀態(tài)時(shí)，會發(fā)現(xiàn)它變成未compile的問號，要重新對它做compile，把目前的Simulate關(guān)掉(S

10、imulate End Simulation.)，再重新 load一次，才能對新的程序做仿真 。 若要查看此project架構(gòu)，必須切換到Sim標(biāo)簽頁；不像VeriLogger Pro只要Compiler完，就可以在同一個Project畫面下看到整個project structure / hierarchy。Sim 卷標(biāo)頁另外一個有趣的功能是：在Sim 標(biāo)簽頁內(nèi)選定哪一個module，其相對的內(nèi)容會自動update 于signals、source、edit.等window (如果你有開啟這些窗口的話)。另外，source與edit window兩者都可用來查看模擬時(shí)的某一個變量值或設(shè)定斷點(diǎn)，但

11、前者不可編輯。 · Project 卷標(biāo)頁用以顯示HDL檔案的狀態(tài)(也可以開啟其編輯窗口) · Library 標(biāo)簽頁用以選定要Simulate的檔案 · Sim 標(biāo)簽頁用以查看project structure與開啟某module的來源窗口 · File 卷標(biāo)頁用以開啟某HDL檔案的編輯窗口=>   四個功能拆成四個設(shè)定頁，這是ModelSim 比較耍寶的地方。 以下，我們接著要把想觀察的訊號引出來，然后"Run" simulation . 4-2 在Sim標(biāo)簽頁內(nèi)選定top-level file

12、 (system.v)，打開 signals window：View Signals  就可以看到top-level file的所有I/O signal。 4-3 在signals window的左半邊字段內(nèi)選定想看的訊號(如orig_bit_s1、y1_s1、y2_s1、decoded_coulmn_s1)，按鼠標(biāo)右鍵 Add to Wave Selected Signals，會跳出另一個"wave window"并把您想觀察的訊號都列出來 直接把signals window 的訊號拖曳到wave window 也可以 (訊號的排列次序也可以用左鍵拖曳搬移)。&

13、#160;     訊號的排列次序，可以直接用鼠標(biāo)拖曳調(diào)整。如果要看的是module / sub-module 所有訊號，4-24-3步驟可以一次完成： 4-4 切回主窗口，Simulate Run Run 100ns     ->    預(yù)設(shè)Run length=100ns (一次跑100ns；可以更改)              

14、0;            Simulate Run Run-All          ->    跑到按 "Break" 才暫停                  

15、0;                                                 

16、0;                    ->    按"Continue Run" 則繼續(xù)                     

17、0;     Simulate Run Step              ->    單步執(zhí)行程序 (for debugging)                      

18、0;    Simulate Run Restart          ->    重新執(zhí)行模擬 程序執(zhí)行暫?；蚴桥艿綌帱c(diǎn)時(shí)，要查看任一訊號或變量的數(shù)值，方法有三種 · 從wave window查看 · 光標(biāo)指到source or edit窗口內(nèi)的該變量，即會顯示該變量當(dāng)時(shí)的數(shù)值 · View Variables      模擬結(jié)果如下    

19、0; 如果想要看所有波形的范圍：View Zoom Zoom Full      以鼠標(biāo)左鍵在波形顯示區(qū)域點(diǎn)一下，就會出現(xiàn)黃色的垂直坐標(biāo)線(cursor, 參閱step 5-4)。 直接在訊號波形上雙擊，會帶出Dataflow window (step 5-3)；如果你是在紅色的(unknown)在線雙擊，還可以進(jìn)一步的在Dataflow window內(nèi)選定該unknown signal 的wire，按鼠標(biāo)右鍵選擇 TraceX 協(xié)助你debug 如果訊號不想以預(yù)設(shè)的二進(jìn)制表示，可以在wave window內(nèi)選定該訊號名稱，按鼠標(biāo)右鍵選擇Signal P

20、roperties.，然后選擇表示方法(如十進(jìn)制表示Decimal)。 5.  Dataflow window (for debugging and tracing) "Dataflow window"可用來檢視所設(shè)計(jì)的電路，其訊號的實(shí)際連接情況(Drivers / Receivers)，也就是顯示訊號在執(zhí)行仿真的過程中，經(jīng)過哪些程序(process)，開啟的方法有兩個： · 直接雙擊wave window的訊號波形，會自動跳出dataflow window，其中顯示該訊號的連接情況；以這種方法帶出dataflow window會在下方同時(shí)顯示wave

21、viewer，不需要的話可以從ViewShow Wave取消。 · 從ModelSim主窗口中的ViewDataflow開啟窗口，從signals window將要看的訊號"拖曳"到Dataflow window 5-1 假設(shè)我們要看的是orig_del_bit_s1訊號，此時(shí)Dataflow window顯示如下：5-2 如果想進(jìn)一步察看此訊號的Receiver，選定其輸出聯(lián)機(jī)(red highlight)，按 (expand net to all readers, ie. dow-stream circuit) 就會顯示如下結(jié)果： (直接以鼠標(biāo)左鍵雙擊red

22、highlighted line也有同樣效果)同理，可以使用 查看訊號的Drivers (ie. up-stream circuit)、使用 查看訊號的Drivers and Receivers。(Erase All)：清除dataflow window 5-3 從dataflow窗口的ViewShow Wave，打開embedded wave viewer       選定dataflow窗口內(nèi)的組件#ASSIGN#104，此時(shí)會看到wave窗口內(nèi)列出該組件的所有I/O：     &

23、#160; (此時(shí)如果有打開edit or source window，會自動顯示出組件#ASSIGN#104在原始碼的相對位置) 5-4 執(zhí)行模擬3500 ns，結(jié)果如下：可以看到此cell的輸入觸發(fā)輸出的情況 1. 選定想要用cursor測量觸發(fā)時(shí)間點(diǎn)的訊號 2. 以鼠標(biāo)左鍵在wave顯示窗口上點(diǎn)一下，cursor(黃色垂直線含時(shí)間坐標(biāo))會自動出現(xiàn) 3. 利用"Finder Previous Transition"、"Finder Next Transition"兩個icons，可以讓cursor自動貼到trigger edge，以便正確的量測觸發(fā)時(shí)

24、間點(diǎn)。此功能非常便于尋找訊號的觸發(fā)/轉(zhuǎn)態(tài)點(diǎn)(active point) 如果想將某一個cursor快速顯示在wave window內(nèi)(將顯示波形范圍移到該處)：     View Cursors 選擇想跳至的cursor 5-5 如何step by step追蹤output被input觸發(fā)的情況呢?1. 選定想要追蹤被觸發(fā)情況的訊號 2. 按 "Trace input net to event" icons 3. 自動產(chǎn)生另一個cursor指到前一個觸發(fā)output的input時(shí)間點(diǎn)，多按幾次"Trace input net

25、 to event"，會看到如下圖所示的情況，兩個cursor之間的時(shí)間間距，為白色文字所顯示的100 ns。 6. 如果只要編輯與Compile HDL file File New Source VHDL or Verilog or Other 或是 File Add to Project New File (或是在Project卷標(biāo)內(nèi)，按鼠標(biāo)右鍵Add to Project New File) 7. 儲存檔案并關(guān)閉程序 File Save .     Simulate End Simulation. File Close Project  (要先關(guān)掉simulation，project才能關(guān)掉) File Quit  (直接Quit 最快，可以省下上面關(guān)閉Simulation、Project的動作)   8. 重新開啟 Project File Open Project. (選擇.mpf檔) 9. 進(jìn)一步訊息，請參考Help SE PDF Documentation Tutorials 在線使用手冊一些值得進(jìn)一步參閱的功能：creating and viewing datasets、performance analyzer、code coverage .其