基于VHDL的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)

1、基于VHDL 的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)王戎丞,陳可中,明鑫(廣西大學(xué)物理科學(xué)與工程技術(shù)學(xué)院廣西南寧530004摘要:介紹一種基于VHDL 的采用自頂而下(up t o bottom 設(shè)計(jì)方法實(shí)現(xiàn)的數(shù)字頻率計(jì)。該設(shè)計(jì)方法與傳統(tǒng)的設(shè)計(jì)方法相比,具有外圍電路簡(jiǎn)單,程序修改靈活和調(diào)試容易等特點(diǎn)。特別是在設(shè)計(jì)的初期階段可以通過軟件仿真來預(yù)知設(shè)計(jì)方案的可行性,便于及時(shí)的調(diào)整設(shè)計(jì)方案,避免了傳統(tǒng)方法中到項(xiàng)目開發(fā)的后期才發(fā)現(xiàn)方案不妥,從而造成人力、物力的浪費(fèi)。同時(shí),在本設(shè)計(jì)中用到的CP LD 器件運(yùn)行穩(wěn)定可靠,可反復(fù)擦寫,便于系統(tǒng)的維護(hù)與更新。關(guān)鍵詞:VHDL ;EDA ;頻率計(jì);自頂而下中圖分類號(hào):TP 3

2、12文獻(xiàn)標(biāo)識(shí)碼:B 文章編號(hào):1004373X (20051500003Design and Realization of Digital Frequency Count er Based on VHDLWANG Rongcheng ,CHEN Kezhong ,MING Xin(College of Physics Science and Engineering Te c hnology ,Guangxi U niversity ,Nanni ng ,530004,Chi na Abstra ct :The design met hod,which realizes digital freq

3、uency counter of up t o bottom ba sed on VHDL is intr oduced.Compar ing with tr aditiona l design method ,this design method has cha racter istics of simple per iphera l cir cuit ,easy m odificative procedure and de-bugs ,etc .Especially it can come and for esee feasibility of the design pr oject th

4、rough the soft war e way to imitate the tr ue mode in t he design s early stage,benefit t he pr ompt adjustment of the design pr oject,and avoid finding t he project im pr oper thus ca uses the em er-gence of such a sit uat ion of waste of the manpower and ma terials until what the pr oject is devel

5、oped later stage in t he tr aditional method .Meanwhile ,CPLD device which is used in the design runs steady and r eliable ,and can be er ased and written repeatedly ,it a lso benefits systematic ma intenance and update.Ke ywords :VHDL;EDA;fr equency counter ;up t o bott om收稿日期:20050405基金項(xiàng)目:廣西大學(xué)設(shè)備處實(shí)

6、驗(yàn)課獨(dú)立設(shè)課項(xiàng)目“電子技術(shù)實(shí)驗(yàn)”序號(hào):10;廣西教育科學(xué)“十五”規(guī)劃重點(diǎn)資助課題“電子技術(shù)實(shí)驗(yàn)教學(xué)改革研究”(2001A013;廣西教育科學(xué)“十五”規(guī)劃課題“電子技術(shù)實(shí)驗(yàn)教學(xué)新體系的探討”(2003 B 15。從以前的無線電技術(shù)到單片機(jī),直到現(xiàn)在的EDA (電子設(shè)計(jì)自動(dòng)化技術(shù),電子設(shè)計(jì)的方法發(fā)生著翻天覆地的變化。在信息技術(shù)高速發(fā)展的今天,FPGA /CPLD 器件的頻繁使用,以及VHDL (Very High Speed Int ergrated Circuit Hardware Description Language,超高速集成電路硬件描述語言語言在電子系統(tǒng)設(shè)計(jì)中的應(yīng)用使電子系統(tǒng)的硬件設(shè)計(jì)

7、實(shí)現(xiàn)了軟件化。因此電子設(shè)計(jì)的理念從傳統(tǒng)的至底向上(down to up 變?yōu)橹另斚蛳?up to down ,使設(shè)計(jì)的方式更靈活,大大提高了效率、縮短了開發(fā)周期。本文介紹了基于CPLD 器件通過VHDL 語言的數(shù)字頻率計(jì)的設(shè)計(jì)。1測(cè)頻原理測(cè)頻法就是在確定的閘門時(shí)間T w 內(nèi),記錄被測(cè)信號(hào)的變化周期數(shù)(或脈沖個(gè)數(shù)N x ,則被測(cè)信號(hào)的頻率為:f x =N x /T w測(cè)周期法需要有標(biāo)準(zhǔn)信號(hào)的頻率f s ,在待測(cè)信號(hào)的一個(gè)周期T x 內(nèi),記錄標(biāo)準(zhǔn)頻率的周期數(shù)N s ,則被測(cè)信號(hào)的頻率為:f x =f s /N s因此應(yīng)采用通過對(duì)單位時(shí)間(1s內(nèi)對(duì)被測(cè)對(duì)象的脈沖數(shù)的測(cè)定來換算出頻率值。本頻率計(jì)的主體

8、框圖如圖1所示。圖1系統(tǒng)構(gòu)成框圖主控部分,控制產(chǎn)生各種時(shí)序,協(xié)調(diào)各功能模塊工作。計(jì)數(shù)器由8個(gè)十進(jìn)制計(jì)數(shù)器組成。因此測(cè)量的范圍是199999999Hz,鎖存器把測(cè)得的數(shù)值鎖存到顯示部件。測(cè)量時(shí),主控部分設(shè)置1個(gè)控制信號(hào)時(shí)鐘CLK _CNT ,1個(gè)計(jì)數(shù)使能信號(hào)TSTEN 和1個(gè)與使能端反相的所存信號(hào)LOAD,以及清零端RST CLK _CNT 的輸入頻率為1Hz,則使能端TSTEN 就輸出一個(gè)脈沖寬度為1s 的周期信號(hào),作為計(jì)數(shù)的閘門信號(hào)。由于TSTEM 對(duì)每一個(gè)計(jì)數(shù)器的使能端同步,所以在TSTEN 的高電平期間允許各個(gè)計(jì)數(shù)器工作,低電平停止計(jì)數(shù)并保持計(jì)數(shù)值。在LOAD 的上升沿將計(jì)數(shù)值鎖存到鎖存

9、器SC32B 里,然后8位數(shù)碼管就可以102電子技術(shù)王戎丞等:基于VHDL 的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)穩(wěn)定顯示頻率值了。系統(tǒng)的內(nèi)部邏輯框圖如圖2 所示。圖2頻率計(jì)內(nèi)部邏輯圖2硬件外圍電路設(shè)計(jì)(1由于使用了CPLD 器件,因此硬件電路的設(shè)計(jì)變得十分簡(jiǎn)潔。只需要把CPLD 的I/O 腳引出來,接上相應(yīng)的外圍器件就可以了。本設(shè)計(jì)的核心硬件是CPLD ,目標(biāo)芯片是Alt era 公司的EPM 7128S LC 8415,該芯片有4個(gè)專用輸入端和64個(gè)I/O 引腳。CPLD 與ASIC 和專用數(shù)字芯片(如74SC164等的一個(gè)重要區(qū)別是其I/O 口的功能可任意在軟件上設(shè)定,這樣在硬件設(shè)計(jì)中便可只用考慮電源

10、線與地線的分布,以減小高頻電流噪聲對(duì)數(shù)據(jù)傳輸?shù)挠绊?其電路設(shè)計(jì)如圖3 所示。圖3外圍硬件電路圖(2只要涉及到邏輯器件的電子產(chǎn)品設(shè)計(jì),需要特別重視的2個(gè)因素是:電源;時(shí)鐘。EPM7128S 采用DC 5V 電源;時(shí)鐘則采用50MHz 四腳金封晶振提供脈沖信號(hào),經(jīng)分頻器后得到所需時(shí)鐘;電源和時(shí)鐘與目標(biāo)芯片的連接則通過插接件進(jìn)行連接。3在Max +Plus 環(huán)境下的VH DL 程序設(shè)計(jì)Max+Plus 是ALTERA 提供的FP-GA/CPLD 開發(fā)集成環(huán)境,他的應(yīng)用方法和設(shè)計(jì)流程對(duì)于其他EDA 工具的使用有一定的典型性Max +Plus 支持VHDL ,Verilog ,AHDL 語言文件以及原理

11、圖、波形、EDIT 等格式的文件作為設(shè)計(jì)輸入,并支持這些文件的任意混合設(shè)計(jì)。接下來,以本設(shè)計(jì)為例介紹VHDL 語言設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器.以文本輸入(*.VHD 的方式在Max +Plus 里編寫的程序代碼如下:LIBRARY IEEE ;USE IEEE .STD _LOGIC _1164.ALL ;USE IEEE .STD _LOGIC _U NSI GNED .ALL ;ENTIT Y CNT 10B IS /實(shí)體P ORT (CLK :IN STD _LOGIC;/定義計(jì)數(shù)信號(hào)R ST :I N ST D _LOGI C;/定義復(fù)位信號(hào)EN :I N ST D _LOGIC;/定義使能信

12、號(hào)COUT:OUT STD _LOGIC;/定義進(jìn)位信號(hào)CQ :OUT ST D _LOGIC _VECTOR(3DOWNT O 0/定義計(jì)數(shù)輸出信號(hào);END CNT10B;ARCHITECT URE BEHAV OF CNT10B I S /結(jié)構(gòu)體BEGINP ROCESS(CLK,R ST,ENVARIABLE CQI:STD _LOGIC _VECTOR(3DOWNT O 0;/定義變量BEGINIF RST =1THEN CQI :=(OT HER S =0;/計(jì)數(shù)器復(fù)位ELSIF CLK EVENT AND CLK=1T HEN /檢測(cè)時(shí)鐘上升沿IF EN =1THEN /檢測(cè)是否允

13、許計(jì)數(shù)IF CQI 0;/計(jì)數(shù)值清零END IF ;END IF ;END IF ;IF CQI =1001THEN COUT =1;/計(jì)數(shù)大于9,輸出進(jìn)位信號(hào)ELSE COUT =0;END IF ;CQ =CQI ;/輸出進(jìn)位信號(hào)END P ROCESS ;END BEHAV ;103現(xiàn)代電子技術(shù)2005年第15期總第206期電子技術(shù)應(yīng)用系統(tǒng)自動(dòng)生成的電路圖如圖4 所示。圖4十進(jìn)制計(jì)數(shù)器4系統(tǒng)初步軟硬件聯(lián)調(diào)(1完整的程序編譯通過后,可在Max +Plus 中建立波形文件(*.SCF,設(shè)置好時(shí)鐘和各信號(hào)的初始電平后,便可運(yùn)行仿真器進(jìn)行仿真,仿真波形如圖5所示。圖5說明:FSIN 端輸入為待測(cè)

14、頻率,現(xiàn)假定為2Hz ;CLK 端為標(biāo)準(zhǔn)時(shí)鐘輸入,閘門值為1s ;低4位DOUT 30輸出為0010H,即為十進(jìn)制的2,因此可以得知該設(shè)計(jì)的 內(nèi)部時(shí)序運(yùn)行與預(yù)定時(shí)序相吻合。圖5仿真波形圖(2Max+Plus 軟件在對(duì)一個(gè)設(shè)計(jì)進(jìn)行編譯過程中,編譯器會(huì)生成一個(gè)器件使用報(bào)告文件(*.rpt ,他提供了該設(shè)計(jì)項(xiàng)目中使用的器件引腳和連接信息。報(bào)告文件中包括一個(gè)引腳分配圖,他標(biāo)明了用戶使用的信號(hào)引腳、V CC 和GND 引腳以及未曾使用的引腳。芯片中各I/O 口的功能可在軟件環(huán)境中任意設(shè)定,這亦是CPLD /FPGA 的一大特點(diǎn)(單片機(jī)及其他邏輯芯片無法實(shí)現(xiàn)I/O 功能重置。參考文獻(xiàn)1朱運(yùn)利,孫麗霞,陳思

15、海.EDA 技術(shù)應(yīng)用M .北京:電子工業(yè)出版社,2004.2潘松,黃繼業(yè).EDA 技術(shù)實(shí)用教程M.北京:科學(xué)技術(shù)出版社,2002.3譚會(huì)生,張昌凡.EDA 技術(shù)及應(yīng)用M .西安:西安電子科技大學(xué)出版社,2001.4肖冰,郭莉,安德寧.數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)M.北京:北京郵電大學(xué)出版社,2000.5侯伯亨,周端,張慧鵑,等.數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)M .西安:西安電子科技大學(xué)出版社,2000.6馬洪亮,郭建英,丁喜波.利用P LD 器件實(shí)現(xiàn)高頻電信號(hào)的測(cè)量J .哈爾濱理工大學(xué)學(xué)報(bào),2002,7(2:61.7于海燕,龐杰.可編程邏輯器件與EDA 技術(shù)的發(fā)展J.沈陽工業(yè)大學(xué)學(xué)報(bào),1996,21(3:21

16、3.8張常年,王振紅.基于可編程器件的定時(shí)器設(shè)計(jì)J.電子工程師,2002,28(2:58.9潘松,王國(guó)棟.VHDL 實(shí)用教程M.成都:電子科技大學(xué)出版社,2000.(上接第99頁上相對(duì)于基本遺傳算法有了明顯的提高。這就從試驗(yàn)的角度上證明了模擬退火和分層遺傳算法結(jié)合方案的正確性。7結(jié)語(N +M 容錯(cuò)系統(tǒng)費(fèi)用模型是一個(gè)高度非線性和復(fù)雜性的模型,為了避免基本遺傳算法的缺點(diǎn),高效且準(zhǔn)確地求得其最優(yōu)解,本文將模擬退火法和分層遺傳算法結(jié)合起來以實(shí)現(xiàn)此類模型的優(yōu)化求解。模擬退火分層遺傳算法避免了超級(jí)個(gè)體問題,保證了優(yōu)化的有效性,不僅在進(jìn)化效率上比基本遺傳算法有了很大的提高,而且還有效地克服了基本遺傳算法可

17、能出現(xiàn)的不收斂現(xiàn)象,提高了收斂的精度。從成本模型的優(yōu)化結(jié)果可見,將基于模擬退火機(jī)制的分層遺傳算法應(yīng)用于(N +M 容錯(cuò)系統(tǒng)成本模型的優(yōu)化設(shè)計(jì)是可行且高效的,取得了滿意的結(jié)果。本文的方法和結(jié)論對(duì)水電站(N +M 容錯(cuò)系統(tǒng)的設(shè)計(jì)和工程應(yīng)用具有重要參考價(jià)值。參考文獻(xiàn)1Wang Shengtie ,Ye Luqing,Ma lik O P.Intelligent Net-worked (N +M F ault Toler ant System s for Hydr opowerStatio J .Hydr oelectr ic Ener gy ,1999,17(1:6672.2王生鐵,葉魯卿,邴鳳山.水電站(N +M 容錯(cuò)系統(tǒng)可靠性分析J.水電能源科學(xué).1998,16(1:4650.3王小平,曹立明.遺傳算法M .