精品文檔ic設(shè)計(jì)流程工具

1、數(shù)字設(shè)計(jì) ic 芯片流程前端設(shè)計(jì)的主要流程：1、規(guī)格制定芯片規(guī)格 : 芯片需要達(dá)到的具體功能和性能方面的要求2、詳細(xì)設(shè)計(jì)就是根據(jù)規(guī)格要求，實(shí)施具體架構(gòu)，劃分模塊功能。3、HDL 編碼使用硬件描述語言( vhdl Verilog hdl )將功能以代碼的形式描述 實(shí)現(xiàn)。 換句話也就是說將實(shí)際的硬件電路功能通過 HDL 語言描述起來， 形 成 RTL 代碼(使用 cadence 軟件 )4、仿真驗(yàn)證仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，仿真驗(yàn)證工具 Mentor 公司的Modelsim , Syn opsys 的 VCS，還有 Cade nee 的 NC-Verilog 均可以對 RTL 級的代碼進(jìn)行

2、設(shè)計(jì)驗(yàn)證？( 使用 Cadence 或 Modelsim 或 Synopsys 的 VCS 等軟件)5、STAStatic Timing Analysis(STA),靜態(tài)時(shí)序分析，屬于驗(yàn)證范疇，它主要是在時(shí)序上對電路進(jìn)行驗(yàn)證， 檢查電路是否存在建立時(shí)間 ( setup time )和保持時(shí) 間( hold time )的違例( violation )。一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是 沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的， 所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定 會出現(xiàn)問題。( Synopsys 的 Prime Time )6、形式驗(yàn)證是驗(yàn)證范疇，它是從功能上（STA是時(shí)序上）對綜合后的網(wǎng)表進(jìn)行驗(yàn)

3、證。常 用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過程中沒 有改變原先HDL描述的電路功能。（形式驗(yàn)證工具有Synopsys的Formality ）從設(shè)計(jì)程度上來講，前端設(shè)計(jì)的結(jié)果就是得到了芯片的門級網(wǎng)表電路Backe nd desig n flow后端設(shè)計(jì)流程：1、DFTDesign ForTest，可測性設(shè)計(jì)。芯片內(nèi)部往往都自帶測試電路，DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來的測試。DFT的常見方法就是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧?。關(guān)于DFT，有些書上有詳細(xì)介紹，對照圖片

4、就好理解一點(diǎn)。（DFT工具Synopsys的DFT Compiler）2、布局規(guī)劃（FloorPlan）布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位 置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。（工具為 Synopsys 的 Astro）3、CTSClock Tree Syn thesis ，時(shí)鐘綜合，簡單點(diǎn)說就是時(shí)鐘的布線。由于時(shí)鐘信 號在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對稱式的連到各個(gè)寄存器單元， 從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什 么時(shí)鐘信號需要單獨(dú)布線的原因。CTS工具，（Synopsys的P

5、hysical Compiler ）4、布線(Place & Route)這里的布線是指普通信號布線了，包括各種標(biāo)準(zhǔn)單元（基本邏輯門電路）之 間的走線。比如我們平常聽到的 0.13um工藝，或者說90nm工藝，實(shí)際上就 是這里金屬布線可以達(dá)到的最小寬度，從微觀上看就是MOS管的溝道長度。（工 J具" Synopsys 的 Astro ）5、寄生參數(shù)提取由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感，耦合電容在芯片內(nèi)部會產(chǎn) 生信號噪聲，串?dāng)_和反射。這些效應(yīng)會產(chǎn)生信號完整性問題，導(dǎo)致信號電壓波動 和變化，如果嚴(yán)重就會導(dǎo)致信號失真錯(cuò)誤。提取寄生參數(shù)進(jìn)行再次的分析驗(yàn)證， 分析信號完整性問

6、題是非常重要的。（工具Synopsys的Star-RCXT ）6、版圖物理驗(yàn)證對完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，驗(yàn)證項(xiàng)目很多，如LVS（Layout Vs Schematic ）驗(yàn)證，簡單說，就是版圖與邏輯綜合后的門級電路圖 的對比驗(yàn)證；DRC （Design Rule Checking ）:設(shè)計(jì)規(guī)則檢查，檢查連線間距， 連線寬度等是否滿足工藝要求， ERC （Electrical Rule Checking ）:電氣規(guī)則 檢查，檢查短路和開路等電氣規(guī)則違例；等等。工具為Synopsys的Hercules實(shí)際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性

7、設(shè)計(jì)）問題。物理版圖驗(yàn)證完成也就是整個(gè)芯片設(shè)計(jì)階段完成。7、物理版圖以GDSII的文件格式交給芯片代工廠（稱為 Foundry ）在晶圓 硅片上做出實(shí)際的電路，8、再進(jìn)行封裝和測試。注釋：（1） VCS是編譯型Verilog模擬器 簡稱VCS.（2） Design Compiler 為Synopsys公司邏輯合成工具，簡稱 DC（3） IC Compiler 是Synopsys新一代布局布線系統(tǒng)（Astro是前 一代布局布線系統(tǒng)）簡稱ICC（4）PrimeTime是針對復(fù)雜、百萬門芯片進(jìn)行全芯片、門級靜態(tài)時(shí)序 分析的工具。簡稱PT.（5）HerculesTM 可以進(jìn)行層次化的物理層驗(yàn)證，以確保版圖與芯片的 一致性（6）Star-RCXT是電子設(shè)計(jì)自動化（EDA）領(lǐng)域內(nèi)寄生參數(shù)提取解決方 案的黃金標(biāo)準(zhǔn)（7） Synopsys的LEDA是一種可編程代碼設(shè)計(jì)規(guī)則檢查器， 它提供全 芯片級混合語言（Verilog和VHDL ）處理能力，從而加快了復(fù)雜的SOC設(shè)計(jì)的 開發(fā)（8）Formality 是一種等效性檢測工具，采用形式驗(yàn)證的技術(shù)來判斷一 個(gè)設(shè)計(jì)的兩個(gè)版本在功能上