EDA數(shù)碼管動(dòng)態(tài)顯示

1、預(yù)習(xí)報(bào)告一、實(shí)驗(yàn)?zāi)康?1 了解實(shí)驗(yàn)箱中8 位七段數(shù)碼管顯示模塊的工作原理。2 熟悉VHDL 硬件描述語(yǔ)言及設(shè)計(jì)專(zhuān)用數(shù)字集成電路的自頂向下的設(shè)計(jì)思想。3 掌握利用CPLD/FPGA 設(shè)計(jì)8 位七段數(shù)碼管掃描顯示驅(qū)動(dòng)電路的方法。二、實(shí)驗(yàn)設(shè)備 1 計(jì)算機(jī)（配置為：P4 CPU 128M 內(nèi)存）； 2 MAX+plus 開(kāi)發(fā)工具軟件；3 EL 教學(xué)實(shí)驗(yàn)箱； 4 萬(wàn)用表； 5 DS 5022M 型雙蹤數(shù)字示波器； 三、掃描原理為了減少8 位顯示信號(hào)的接口連接線(xiàn)，實(shí)驗(yàn)箱中的數(shù)碼顯示采用掃描顯示工作模式。即8 位數(shù)碼管的七段譯碼輸入（a,b,c,d,e,f,g） 是并聯(lián)在一起的，而每一個(gè)數(shù)碼管是通過(guò)一個(gè) 位

2、選擇sel2.0來(lái)選定的。sel 與數(shù)碼管之間是一3-8 譯碼的關(guān)系，即sel 為“000” 時(shí)，選中第一個(gè)數(shù)碼管，sel 為“111” 時(shí)，選中第八個(gè)數(shù)碼管。四、設(shè)計(jì)任務(wù)本實(shí)驗(yàn)要求在給定子模塊程序的基礎(chǔ)上，畫(huà)出設(shè)計(jì)原理圖。自行編寫(xiě)頂層模塊程序，完成掃描顯示驅(qū)動(dòng)電路的設(shè)計(jì)，實(shí)現(xiàn)在8 個(gè)數(shù)碼管上輪流顯示字符0F 的功能。五、設(shè)計(jì)要求1要求在Max+plus平臺(tái)上用VHDL語(yǔ)言編寫(xiě)頂層模塊程序，調(diào)試、仿真成功后，下載至ALTER EPM7128SLC84-15 芯片，再利用外接電路實(shí)現(xiàn)以上設(shè)計(jì)功能。 2掃描驅(qū)動(dòng)顯示電路有2 個(gè)輸入端（clk,reset）,14 個(gè)輸出端（a,b,c,d,e,f,g

3、） 和（y0,y1,y2,y3,y4,y5,y6,y7）,全部為T(mén)TL 電平，管腳分配任意，如下圖所示。 3根據(jù)芯片特點(diǎn)，管腳分配時(shí)將時(shí)鐘信號(hào)分配給83 腳，復(fù)位信號(hào)分配給1 腳，使能信號(hào)分配給84 腳。六、實(shí)驗(yàn)報(bào)告要求 1 給出設(shè)計(jì)源程序、仿真結(jié)果、說(shuō)明設(shè)計(jì)思路。2 改變輸入時(shí)鐘信號(hào)的頻率，觀(guān)察實(shí)驗(yàn)結(jié)果如何改變。3字符掃描顯示亮度與掃描頻率的關(guān)系，且讓人眼感覺(jué)不出閃爍現(xiàn)象的最低掃描頻率是多少？3library ieee;use ieee.std_logic_1164.all;entity disp is port(clk,reset: in std_logic; a,b,c,d,e,f,g:

4、 out std_logic; y: out std_logic_vector(2 downto 0);end disp;architecture beha of disp is component counter16 port(clk,clr: in std_logic; count: out std_logic_vector(3 downto 0); end component; component decdisp port(datain: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic); end compone

5、nt; component yima3 port(x: in std_logic_vector(2 downto 0); y: out std_logic_vector(2 downto 0); end component; signal cont: std_logic_vector(3 downto 0); signal sel3: std_logic_vector(2 downto 0); begin d1:counter16 port map(clk=clk,clr=reset,count=cont); d2:decdisp port map(datain=cont,a=a,b=b,c=

6、c,d=d,e=e,f=f,g=g); d3:yima3 port map(x=cont(2 downto 0),y=y);end beha;library ieee;use ieee.std_logic_1164.all;entity yima3 is port( x: in std_logic_vector(2 downto 0); y: out std_logic_vector(2 downto 0);end yima3 ;architecture beha of yima3 isbegin y=x;end beha;library ieee;use ieee.std_logic_116

7、4.all;entity decdisp is port(datain: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic);end decdisp;architecture beha of decdisp is signal dataout: std_logic_vector(6 downto 0);begin a=dataout(6); b=dataout(5); c=dataout(4); d=dataout(3); e=dataout(2); f=dataout(1); g dataout dataout dat

8、aout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout=XXXXXXX; end case; end process;end beha;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter16 is port(clk,clr: in std_logic; count: out std_logic_vector(3 downto 0); sel: out std_logic_vector(2 downto 0);end counter16; architecture beha of counter16 issignal cnt: std_logic_vector(3 downto 0);begin process(clk,c