基于VerilogHDL的DDS相位累加器的一種優(yōu)化設(shè)計(jì)

1、第卷第期四川輕化工學(xué)院學(xué)報(bào)年月 文章編號(hào)：（）基于的相位累加器的一種優(yōu)化設(shè)計(jì)熊興中，楊平先，吳治隆（四川理工學(xué)院電子與信息工程系，四川自貢）摘要：通過(guò)對(duì)基于的相位累加器的傳統(tǒng)設(shè)計(jì)方法的對(duì)比分析，提出了應(yīng)用流水線(xiàn)技術(shù)加法器與寄存器結(jié)合在一起進(jìn)行相位累加器設(shè)計(jì)的方案，該方案既具有提高速度又具有節(jié)約資源的優(yōu)點(diǎn)，并且以一個(gè)八位相位累加器為例，給出了實(shí)驗(yàn)仿真結(jié)果。關(guān)鍵詞：；流水線(xiàn)技術(shù)；相位累加器；電子設(shè)計(jì)自動(dòng)化中圖分類(lèi)號(hào)：文獻(xiàn)標(biāo)識(shí)碼：引 言直接數(shù)字頻率合成技術(shù)（，）是一種重要頻率合成方法，由于它具有相位連續(xù)、頻率分辨率高、頻率轉(zhuǎn)換速度快等優(yōu)良性能，所以廣泛應(yīng)用于通信系統(tǒng)、雷達(dá)系統(tǒng)、電視、儀器等，的基本工

2、作原理框圖如圖所示。它主要由參考頻率源、相位累加器、函數(shù)功能表、轉(zhuǎn)換、低通濾波器等組成。的頻率轉(zhuǎn)換速度比起其它頻率合成器雖然有其獨(dú)特的優(yōu)勢(shì)，但在許多電子系統(tǒng)中對(duì)速度要求比較高，而在的系統(tǒng)中相位累加器是影響其速度的關(guān)鍵因素之一，相位累加器的設(shè)計(jì)目前一般都采用比較流行的電子設(shè)計(jì)自動(dòng)化技術(shù)（，），它的應(yīng)用使電子系統(tǒng)設(shè)計(jì)具有了更大的靈活性，用戶(hù)可根據(jù)自己的需要，利用硬件描述語(yǔ)言設(shè)計(jì)出符合自己要求的電路，但如何在有限的芯片資源下提高相位累加器的速度也就成為設(shè)計(jì)的關(guān)鍵。本文通過(guò)對(duì)基于的相位累加器的傳統(tǒng)設(shè)計(jì)方法的對(duì)比分析，提出了利用流水線(xiàn)技術(shù)加法器與寄存器結(jié)合在一起進(jìn)行相位累加器設(shè)計(jì)的方案，從而達(dá)到既提高速

3、度又節(jié)約資源的目的，該方法在基于的各種設(shè)計(jì)中具有一定的參考價(jià)值?？?制字圖 原理框圖相位累加器基本工作原理相位累加器由加法器和寄存器構(gòu)成，如圖所示。加法器完成加法，寄存器將加法器的結(jié)果加以保存作為下一次相加用，周而復(fù)始直到加法器出現(xiàn)溢出，如圖、中的所示，相位累加器的速度主要由加法器決定，要改善相位累加器速度就從加法器入手。加法器的設(shè)計(jì)主要有三種方法：串行加法器、并行加法器、流水線(xiàn)加法器，其中串行加法器結(jié)構(gòu)簡(jiǎn)單，但速度較收稿日期：作者簡(jiǎn)介：熊興中（），男，四川鄰水人，講師，主要從事信號(hào)與信息處理，技術(shù)研究。50四川輕化工學(xué)院學(xué)報(bào)年月慢；并行加法器雖速度較快，但受的資源限制；所以流水線(xiàn)加法器在改善

4、速度方面就是首選。由于相位累加器由加法器和寄存器構(gòu)成，在設(shè)計(jì)時(shí)有兩種途徑可選，一種是先設(shè)計(jì)加法器和寄存器然后再組成相位累加器，另一種是利用自身的優(yōu)勢(shì)將加法器和寄存器結(jié)合在一起進(jìn)行設(shè)計(jì)，二者在速度和資源利用方面各有優(yōu)勢(shì)。流水線(xiàn)技術(shù)流水線(xiàn)技術(shù)在數(shù)字信號(hào)處理中有著廣泛的應(yīng)用，它是將一個(gè)算術(shù)操作分解成一些基本操作以達(dá)到提高速度的一種技術(shù)。例如，在進(jìn)行多位數(shù)的加法運(yùn)算時(shí)，流水線(xiàn)技術(shù)是將一次完成的加法分成多步來(lái)完成，每一步的結(jié)果用寄存器鎖存，盡管單個(gè)運(yùn)算需多個(gè)時(shí)鐘周期才能完成，但是操作數(shù)是不斷地加到運(yùn)算輸入段的，總的效果是每個(gè)加法運(yùn)算平均耗費(fèi)的時(shí)間等于鎖存時(shí)鐘的周期，而鎖存的時(shí)間又由單個(gè)加法器完成一次加法

5、所需的時(shí)間，并且級(jí)數(shù)分得越多，門(mén)延遲越短單個(gè)加法器完成一次加法所需的時(shí)間就越短?？刂?字傳統(tǒng)相位累加器的設(shè)計(jì)圖 相位累加器無(wú)流水線(xiàn)加法器與寄存器結(jié)合在一起的相位累加器設(shè)計(jì)無(wú)流水線(xiàn)相位累加器的源程序如程序所示，它采用了將加法器和寄存器結(jié)合在一起進(jìn)行設(shè)計(jì)的方法，將該設(shè)計(jì)綜合到的器件中，經(jīng)測(cè)試最大工作頻率為，時(shí)鐘周期為，仿真結(jié)果如圖所示，資源占用如表所示。源程序：（，）；：；：；：；：；（）完成加法和寄存的功能：；：；圖 無(wú)流水線(xiàn)的相位累加器的仿真結(jié)果基于流水線(xiàn)技術(shù)的加法器與寄存器分開(kāi)設(shè)計(jì)的相位累加器先設(shè)計(jì)加法器和寄存器然后再組成相位累加器，其中加法器采用流水線(xiàn)設(shè)計(jì)，該相位累加器的頂層源程序如程序所

6、示，仿真結(jié)果如圖所示。將該設(shè)計(jì)綜合到的第卷第期熊興中等：基于的相位累加器的一種優(yōu)化設(shè)計(jì)51 器件中，經(jīng)測(cè)試最大工作頻率為，時(shí)鐘周期為，資源占用如表所示。源程序：將底層文件包含到頂層文件中將底層文件包含到頂層文件中（，）；：；：；，；：；（，）；調(diào)用子模塊，元件例化（，）；調(diào)用子模塊圖 加法器和寄存器分開(kāi)設(shè)計(jì)的相位累加器仿真結(jié)果上述兩種方案中，無(wú)流水線(xiàn)加法器與寄存器結(jié)合在一起的相位累加器設(shè)計(jì)在節(jié)約資源方面占優(yōu)勢(shì)，但速度較低；而基于流水線(xiàn)技術(shù)的加法器和寄存器分開(kāi)設(shè)計(jì)的相位累加器在速度方面占優(yōu)勢(shì)，但是以犧牲資源為代價(jià)。利用二者的優(yōu)勢(shì)，下面采用基于流水線(xiàn)技術(shù)的加法器與寄存器結(jié)合在一起進(jìn)行相位累加器的設(shè)

7、計(jì)?；诹魉€(xiàn)技術(shù)的加法器與寄存器結(jié)合在一起的相位累加器設(shè)計(jì)八位相位累加器的源程序八位相位累加器的四級(jí)流水線(xiàn)設(shè)計(jì)，加法器采用級(jí)鎖存，級(jí)加法，最前的一級(jí)實(shí)現(xiàn)位數(shù)的相加，后面級(jí)加法器實(shí)現(xiàn)位數(shù)與一個(gè)進(jìn)位的相加，整個(gè)加法器的速度由位加法器決定，源程序如程序所示。源程序：（，）；：；：；：，；：；，；：；，；：，；：，；（）第級(jí)鎖存；52四川輕化工學(xué)院學(xué)報(bào)年月（）第一級(jí)加法（第、位相加）及鎖存，：；：；：；（）第二級(jí)加法（第、位相加）及鎖存，：，；：；：；（）第三級(jí)加法（第、位相加）及鎖存，：，；：；：；（）第四級(jí)加法（第、位相加）及鎖存：，；：；：；仿真結(jié)果八位相位累加器的四級(jí)流水線(xiàn)設(shè)計(jì)的仿真結(jié)果如圖

8、所示，其中為相位累加器的輸入控制字，在設(shè)計(jì)直接數(shù)字頻率合成器時(shí)根據(jù)所需的頻率控制字加以設(shè)定。由，其中為相位累加器的位數(shù)，為相位累加器輸出的變化周期，則。圖 八位相位累加器的四級(jí)流水線(xiàn)設(shè)計(jì)的仿真結(jié)果圖性能及資源占用分析從各自的仿真結(jié)果可見(jiàn)它們完成的功能是完全一致的，從速度和資源占用比較（如表、第卷第期熊興中等：基于的相位累加器的一種優(yōu)化設(shè)計(jì)53 所示）中可以看出采用流水線(xiàn)技術(shù)的相位累加器的速度是無(wú)流水線(xiàn)的相位累加器的速度的兩倍以上，但速度的提高是以犧牲資源為表速度比較代價(jià)，采用流水線(xiàn)技術(shù)的相位累加器的資源占用是無(wú)流水線(xiàn)的相位累加器的資源占用的大約倍。在同樣采用流水線(xiàn)技術(shù)時(shí)，結(jié)合在一起設(shè)計(jì)比分開(kāi)設(shè)

9、計(jì)雖然速度略有下降，但更節(jié)約資源且程序也簡(jiǎn)潔， 技術(shù)手段無(wú)流水線(xiàn)的相位累加器基于流水線(xiàn)技術(shù)的相位累加器（加法器和寄存器分開(kāi)設(shè)計(jì)）基于流水線(xiàn)技術(shù)的相位累加器（加法器和寄存器柔和在一起設(shè)計(jì)）最大工作頻率時(shí)鐘周期所以采用流水線(xiàn)技術(shù)有利于提高速度，采用非流水線(xiàn)技術(shù)的加法器與寄存器結(jié)合在一起的設(shè)計(jì)有利于節(jié)約資源，為了既提高速度又節(jié)約資源，采用流水線(xiàn)技術(shù)的加法器與寄存器結(jié)合在一起的方案就是首選。另外經(jīng)過(guò)驗(yàn)證在同樣采用流水線(xiàn)技術(shù)時(shí)，級(jí)數(shù)的多少也影響其速度和資源，如采用兩級(jí)流水線(xiàn)技術(shù)的八位相位累加器，將設(shè)計(jì)綜合到的器件中，經(jīng)測(cè)試其最大工作頻率為，時(shí)鐘周期為邏輯單元利用了。表資源占用比較結(jié)束語(yǔ)通過(guò)利用及流水線(xiàn)技

10、術(shù)加法器與寄存器結(jié)合在一起進(jìn)行設(shè)計(jì)的方法設(shè)計(jì)的相位累加器，達(dá)到了既提高速度又節(jié)約資源的目的，這是過(guò)去采用小規(guī)模電路設(shè)計(jì)所無(wú)法比擬的。由此可見(jiàn)，技術(shù)的發(fā)展為電子系統(tǒng)的設(shè)計(jì)及性能的改善帶來(lái)了極大的方便和好處，隨著計(jì)算機(jī)技術(shù)和集成電路的發(fā)展，它必將得到進(jìn)一步發(fā)展和廣泛的應(yīng)用。參 考 文 獻(xiàn)：夏宇聞數(shù)字系統(tǒng)設(shè)計(jì)教程北京：北京航空航天大學(xué)出版社，張明教程成都：電子科技大學(xué)出版社，楊暉，張鳳言大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設(shè)計(jì)北京：北京航空航天大學(xué)出版社，孔京，郭黎利，戰(zhàn)興文直接數(shù)字頻率合成技術(shù)在跳頻通信中的應(yīng)用應(yīng)用科技，（）Optimal Design for Phase Accumulater of

11、DDS Based on Verilog HDLXIONG Xing-zhong,YANG Ping-xian,WU Zhi-long（Electronics and Information Engineering Dept., Sichuan University of Science & Engineering, Zigong 643000 ,China） Abstract: Through a comparison and analysis of the classic design method of phase accumulater of DDS based on Verilog HDL ,a design method of pipeline and blending adder with register is presented in the paper.It not only improves velocity but al