名企電子面試題集合

1、企業(yè)面試電子類面試題 (數(shù)字電路 企業(yè)面試電子類面試題數(shù)字電路1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子2、什么是同步邏輯和異步邏輯?(漢王筆試同步邏輯是時鐘之間有固定的因果關(guān)系。 異步邏輯是各時鐘之間沒有固定的因果 關(guān)系。3、什么是 " 線與 " 邏輯,要實現(xiàn)它,在硬件特性上有什么具體要求?(漢王筆試線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。 在硬件上, 要用 oc 門來實現(xiàn), 由于不用 oc門可能使灌電流過大,而燒壞邏輯門。 同時在輸出端口應(yīng)加一個 上拉電阻。4、什么是 Setup 和 Holdup 時間?(漢王筆試5、 setup 和 holdup 時間 ,

2、區(qū)別 . (南山之橋6、解釋 setup time和 hold time的定義和在時鐘信號延遲時的變化。(未知Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。 建立時間 是指觸發(fā) 器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提 前時鐘上升沿 (如上升沿有效 T 時間到達芯片, 這個 T 就是建立時間 -Setup time. 如不滿足 setup time, 這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器,只有在下一個時 鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器。 保持時間是指觸發(fā)器的時鐘信號上升沿到 來以后,數(shù)據(jù)穩(wěn)定不變的時間。如果 hold time 不夠,數(shù)據(jù)同樣不

3、能被打入觸 發(fā)器 . 建立時間 (Setup Time 和保持時間(Hold time 。建立時間是指在時鐘邊 沿前,數(shù)據(jù)信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號 需要保持不變的時間。 如果不滿足建立和保持時間的話, 那么 DFF 將不能正確地 采樣到數(shù)據(jù),將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前 后持續(xù)的時間均超過建立和保持時 間,那么超過量就分別被稱為建立時間裕量 和保持時間裕量。8、說說對數(shù)字邏輯中的競爭和冒險的理解,并舉例說明競爭和冒險怎樣消除。 (仕蘭微 電子9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(漢王筆試在組合邏輯中, 由于

4、門的輸入信號通路中經(jīng)過了不同的延時, 導(dǎo)致到達該門的時 間不一致叫競爭。 產(chǎn)生毛刺叫冒險。 如果布爾式中有相反的信號則可能產(chǎn)生競爭 和冒險現(xiàn)象。解決方法:一是添加布爾式的消去項,二是在芯片外部加電容。10、你知道那些常用邏輯電平? TTL 與 COMS 電平可以直接互連嗎?(漢王筆試常用邏輯電平:12V , 5V , 3.3V ; TTL 和 CMOS 不可以直接互連,由于 TTL 是在 0.3-3.6V 之間,而 CMOS 則是有在 12V 的有在 5V 的。 CMOS 輸出接到 TTL 是可以 直接互連。 TTL 接到 CMOS 需要在輸出端口加一上拉電阻接到 5V 或者 12V 。11、

5、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認(rèn)的狀態(tài)。 當(dāng)一個觸發(fā) 器進入亞穩(wěn)態(tài)時, 既無法預(yù)測該單元的輸出電平, 也無法預(yù)測何時輸出才能穩(wěn)定 在某個正確的電平上。 在這個穩(wěn)定期間, 觸發(fā)器輸出一些中間級電平, 或者可能 處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。12、 IC 設(shè)計中同步復(fù)位與 異步復(fù)位的區(qū)別。(南山之橋13、 MOORE 與 MEELEY狀態(tài)機的特征。(南山之橋14、多時域設(shè)計中 , 如何處理信號跨時域。(南山之橋15、給了 reg 的 setup,hold 時間,求中間組合邏輯的 delay 范圍

6、。(飛利浦-大唐筆試Delay < period - setup ? hold16、時鐘周期為 T, 觸發(fā)器 D1的建立時間最大為 T1max ,最小為 T1min 。組合邏 輯電路最大延遲為 T2max, 最小為 T2min 。 問, 觸發(fā)器 D2的建立時間 T3和保持時 間應(yīng)滿足什么條件。(華為20、給出一個門級的圖,又給了各個門的傳輸延時,問關(guān)鍵路徑是什么,還問給 出輸入,使得輸出依賴于關(guān)鍵路徑。(未知21、 邏輯方面數(shù)字電路的卡諾圖化簡, 時序 (同步異步差異 , 觸發(fā)器有幾種 (區(qū) 別,優(yōu)點,全加器等等。(未知23、化簡 F(A,B,C,D= m(1,3,4,5,10,11,1

7、2,13,14,15的和。(威盛25、 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、 為什么一個標(biāo)準(zhǔn)的倒相器中 P 管的寬長比要比 N 管的寬長比大? (仕蘭微電 子27、用 mos 管搭出一個二輸入與非門。(揚智電子筆試29、畫出 NOT,NAND,NOR 的符號,真值表,還有 transistor level的電路。 (Infineon 筆試31、用一個二選一 mux 和一

8、個 inv 實現(xiàn)異或。(飛利浦-大唐筆試32、畫出 Y=A*B+C的 cmos 電路圖。(科廣試題33、用邏輯們和 cmos 電路實現(xiàn) ab+cd。(飛利浦-大唐筆試34、畫出 CMOS 電路的晶體管級電路圖,實現(xiàn) Y=A*B+C(D+E。(仕蘭微電子 35、利用 4選 1實現(xiàn) F(x,y,z=xz+yz。(未知36、給一個表達式 f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)(實際上 就是化簡。37、給出一個簡單的由多個 NOT,NAND,NOR 組成的原理圖,根據(jù)輸入波形畫出各 點波形。(Infineon 筆試38、為了實現(xiàn)邏輯(A XOR B OR (C AND D,

9、請選用以下邏輯中的一種,并 說明為什么? 1 INV 2 AND 3 OR 4 NAND 5 NOR 6 XOR 答案:NAND (未知39、用與非門等設(shè)計全加法器。(華為40、給出兩個門電路讓你分析異同。(華為41、用簡單電路實現(xiàn),當(dāng) A 為輸入時,輸出 B 波形為(仕蘭微電子42、 A,B,C,D,E 進行投票,多數(shù)服從少數(shù),輸出是 F (也就是如果 A,B,C,D,E 中 1的個數(shù)比 0多,那么 F 輸出為 1,否則 F 為 0,用與非門實現(xiàn),輸入數(shù)目沒 有限制。(未知43、用波形表示 D 觸發(fā)器的功能。(揚智電子筆試44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。(揚智電子筆試46、畫出 DF

10、F 的結(jié)構(gòu)圖 , 用 verilog 實現(xiàn)之。(威盛47、畫出一種 CMOS 的 D 鎖存器的電路圖和版圖。(未知48、 D 觸發(fā)器和 D 鎖存器的區(qū)別。(新太硬件面試49、簡述 latch 和 filp-flop 的異同。(未知50、 LATCH 和 DFF 的概念和區(qū)別。(未知51、 latch 與 register 的區(qū)別 , 為什么現(xiàn)在多用 register. 行為級描述中 latch 如何產(chǎn)生的。(南山之橋52、用 D 觸發(fā)器做個二分顰的電路 . 又問什么是狀態(tài)圖。(華為53、請畫出用 D 觸發(fā)器實現(xiàn) 2倍分頻的邏輯電路?(漢王筆試54、怎樣用 D 觸發(fā)器、與或非門組成二分頻電路?(

11、東信筆試55、 How many flip-flop circuits are needed to divide by 16? (Intel 16分頻?56、用 filp-flop 和 logic-gate 設(shè)計一個 1位加法器,輸入 carryin 和 current-stage ,輸出carryout 和 next-stage. (未知57、用 D 觸發(fā)器做個 4進制的計數(shù)。(華為58、實現(xiàn) N 位 Johnson Counter,N=5。(南山之橋59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的 7進制循環(huán)計數(shù)器, 15進制的 呢?(仕蘭微電子60、數(shù)字電路設(shè)計當(dāng)然必問 Verilog/VH

12、DL,如設(shè)計計數(shù)器。(未知61、 BLOCKING NONBLOCKING 賦值的區(qū)別。(南山之橋62、寫異步 D 觸發(fā)器的 verilog module。(揚智電子筆試module dff8(clk , reset, d, q;input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge resetif(resetq <= 0;elseq <= d;endmodule63、用 D 觸發(fā)器實現(xiàn) 2倍分頻的 Verilog 描述? (漢王筆試module divide2(

13、 clk , clk_o, reset;input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge resetif ( resetout <= 0;elseout <= in;assign in = out;assign clk_o = out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要,請問:a 你所知道的可編 程邏輯器件有哪些? b 試用 VHDL 或 VERILOG 、 ABLE 描述 8位 D 觸發(fā)器邏輯。 (漢王筆試PAL , PLD , CPLD ,

14、 FPGA 。module dff8(clk , reset, d, q;input clk;input reset;input d;output q;reg q;always (posedge clk or posedge resetif(resetq <= 0;elseq <= d;endmodule65、請用 HDL 描述四位的全加法器、 5分頻電路。(仕蘭微電子66、用 VERILOG 或 VHDL 寫一段代碼,實現(xiàn) 10進制計數(shù)器。(未知67、用 VERILOG 或 VHDL 寫一段代碼,實現(xiàn)消除一個 glitch 。(未知69、描述一個交通信號燈的設(shè)計。(仕蘭微電子70

15、、 畫狀態(tài)機, 接受 1, 2, 5分錢的賣報機,每份報紙 5分錢。 (揚智電子筆試71、設(shè)計一個自動售貨機系統(tǒng),賣 soda 水的,只能投進三種硬幣,要正確的找 回錢數(shù)。 (1 畫出 fsm (有限狀態(tài)機 ; (2 用 verilog 編程, 語法要符合 fpga 設(shè)計的要求。(未知72、設(shè)計一個自動飲料售賣機,飲料 10分錢,硬幣有 5分和 10分兩種,并考慮 找零:(1畫出 fsm (有限狀態(tài)機;(2用 verilog 編程,語法要符合 fpga設(shè)計的要求;(3設(shè)計工程中可使用的工具及設(shè)計大致過程。(未知73、畫出可以檢測 10010串的狀態(tài)圖 , 并 verilog 實現(xiàn)之。(威盛74

16、、用 FSM 實現(xiàn) 101101的序列檢測模塊。(南山之橋75、用 verilog/vddl檢測 stream 中的特定字符串(分狀態(tài)用狀態(tài)機寫。 (飛 利浦-大唐筆試76、用 verilog/vhdl寫一個 fifo 控制器 (包括空,滿,半滿信號 。 (飛利浦-大唐筆試77、 現(xiàn)有一用戶需要一種集成電路產(chǎn)品, 要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能:y=lnx, 其中, x 為 4位二進制整數(shù)輸入信號。 y 為二進制小數(shù)輸出, 要求保留兩位小數(shù)。 電源電壓為 35v假設(shè)公司接到該項目后,交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計,試討論 該產(chǎn)品的設(shè)計全程。(仕蘭微電子78、 sram , falsh memory,及

17、dram 的區(qū)別?(新太硬件面試79、給出單管 DRAM 的原理圖 (西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官 205頁圖 9 -14b ,問你有什么辦法提高 refresh time,總共有 5個問題,記 不起來了。(降低溫度,增大電容存儲容量(Infineon 筆試81、名詞 :sram,ssram,sdram名詞 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description Language

18、SDR: Single Data Rate壓控振蕩器的英文縮寫 (VCO。動態(tài)隨機存儲器的英文縮寫 (DRAM。名詞解釋,無聊的外文縮寫罷了,比如 PCI 、 ECC 、 DDR 、 interrupt 、 pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器 RAM (動態(tài)隨機存儲器 , FIR IIR DFT(離散傅立葉變換 或者是中文的,比如:a. 量化誤差 b.直方圖 c.白平衡企業(yè)面試電子類面試題 (DSP、嵌入式、軟件等 DSP 、嵌入式、軟件等1、請用方框圖描述一個你熟悉的實用數(shù)字信號處理系統(tǒng),并做簡要的分析;如 果沒有,也可以自己設(shè)計一個簡單的數(shù)字

19、信號處理系統(tǒng),并描述其功能及用途。 (仕蘭微面試題目2、數(shù)字濾波器的分類和結(jié)構(gòu)特點。(仕蘭微面試題目3、 IIR , FIR 濾波器的異同。(新太硬件面題4、 拉氏變換與 Z 變換公式等類似東西, 隨便翻翻書把如 .h(n=-a*h(n-1+b*(n a. 求 h(n的 z 變換; b. 問該系統(tǒng)是否為穩(wěn)定系統(tǒng); c. 寫出 FIR 數(shù)字濾波器的差 分方程;(未知5、 DSP 和通用處理器在結(jié)構(gòu)上有什么不同,請簡要畫出你熟悉的一種 DSP 結(jié)構(gòu) 圖。(信威 dsp 軟件面試題6、說說定點 DSP 和浮點 DSP 的定義(或者說出他們的區(qū)別(信威 dsp 軟件面 試題7、說說你對循環(huán)尋址和位反序

20、尋址的理解 . (信威 dsp 軟件面試題8、請寫出【-8, 7】的二進制補碼,和二進制偏置碼。用 Q15表示出 0.5和-0.5. (信威 dsp 軟件面試題9、 DSP 的結(jié)構(gòu)(哈佛結(jié)構(gòu);(未知10、 嵌入式處理器類型 (如 ARM , 操作系統(tǒng)種類 (Vxworks,ucos,winCE,linux , 操作系統(tǒng)方面偏 CS 方向了,在 CS 篇里面講了;(未知11、 有一個 LDO 芯片將用于對手機供電, 需要你對他進行評估, 你將如何設(shè)計你的測試項目?12、某程序在一個嵌入式系統(tǒng)(200M CPU, 50M SDRAM中已經(jīng)最優(yōu)化了,換到 零一個系統(tǒng)(300M CPU, 50M SD

21、RAM中是否還需要優(yōu)化? (Intel 13、 請簡要描述 HUFFMAN 編碼的基本原理及其基本的實現(xiàn)方法。 (仕蘭微面試題 目14、說出 OSI 七層網(wǎng)絡(luò)協(xié)議中的四層(任意四層。(仕蘭微面試題目 15、 A (仕蘭微面試題目#i ncludevoid testf(int*p*p+=1;main(int *n,m2;n=m;m0=1;m1=8;testf(n;printf("Data v alue is %d ",*n;-B#i ncludevoid testf(int*p*p+=1;main(int *n,m2;n=m;m0=1;m1=8;testf(&n;pr

22、intf(Data v alue is %d",*n;下面的結(jié)果是程序 A 還是程序 B 的?Data v alue is 8那么另一段程序的結(jié)果是什么?16、那種排序方法最快 ? (華為面試題17、寫出兩個排序算法 , 問哪個好?(威盛18、編一個簡單的求 n! 的程序 。(Infineon 筆試試題21、給一個 C 的函數(shù),關(guān)于字符串和數(shù)組,找出錯誤;(華為面試題22、防火墻是怎么實現(xiàn)的? (華為面試題23、你對哪方面編程熟悉?(華為面試題24、冒泡排序的原理。(新太硬件面題25、操作系統(tǒng)的功能。(新太硬件面題26、學(xué)過的計算機語言及開發(fā)的系統(tǒng)。(新太硬件面題27、一個農(nóng)夫發(fā)現(xiàn)圍

23、成正方形的圍欄比長方形的節(jié)省 4個木樁但是面積一樣 . 羊 的數(shù)目和正 方形圍欄的樁子的個數(shù)一樣但是小于 36,問有多少羊?(威盛29、用 C 語言寫一段控制手機中馬達振子的驅(qū)動程序。 (威勝 30、用 perl 或 TCL/Tk實現(xiàn)一段字符串識別和比較的程序。(未知31、 給出一個堆棧的結(jié)構(gòu), 求中斷后顯示結(jié)果, 主要是考堆棧壓入返回地址存放 在低端地 址還是高端。(未知32、一些 DOS 命令,如顯示文件,拷貝,刪除。(未知33、 設(shè)計一個類, 使得該類任何形式的派生類無論怎么定義和實現(xiàn), 都無法產(chǎn)生 任何對象 實例。(IBM 34、What is pre-emption? (Intel 35、Wh