EDA 4位加法計(jì)數(shù)器

1、課程名稱： EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì) 實(shí)驗(yàn)項(xiàng)目： 4位加法計(jì)數(shù)器 實(shí)驗(yàn)地點(diǎn)： 專業(yè)班級(jí)： 學(xué)號(hào)： 學(xué)生姓名： 2012年 6 月 22 日一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)時(shí)序電路的VHDL描述方法。掌握時(shí)序進(jìn)程中同步、異步控制信號(hào)的設(shè)計(jì)熟悉EDA的仿真分析和硬件測試技術(shù)。 二、實(shí)驗(yàn)任務(wù)編寫4位二進(jìn)制加法計(jì)數(shù)器的VHDL程序。在isp Design EXPERT System上對(duì)編碼器進(jìn)行仿真。將輸入引腳連接到撥碼開關(guān)，時(shí)鐘輸入鎖定到相應(yīng)頻率的時(shí)鐘信號(hào)，輸出連接到發(fā)光二極管，下載后在實(shí)驗(yàn)板上驗(yàn)證其功能，記錄實(shí)驗(yàn)結(jié)果。三、實(shí)驗(yàn)原理設(shè)計(jì)一個(gè)含計(jì)數(shù)使能、異步復(fù)位和并行預(yù)置功能的4位加法計(jì)數(shù)器，RST是異步復(fù)位信號(hào)

2、，高電平有效；CLK是時(shí)鐘信號(hào)；當(dāng)使能信號(hào)ENA為“1”'時(shí)，加法計(jì)數(shù)，COUT為計(jì)數(shù)進(jìn)位輸出，OUTY為計(jì)數(shù)輸出。四、主要儀器設(shè)備Isp Design EXPERT System軟件，F(xiàn)PGA配置存儲(chǔ)芯片，硬件電路板。五、實(shí)驗(yàn)步驟啟動(dòng)Isp Design EXPERT軟件，并創(chuàng)立設(shè)計(jì)項(xiàng)目和選擇器件ispLSI 1016E。在Source-New中，選擇“VHDL Module”，然后選擇OK。在VHDL文本編輯器中輸入源文件。選擇Tools-Synplicity Synplify Synthesis命令，對(duì)源文件進(jìn)行編譯、綜合。在項(xiàng)目管理器的處理過程窗口中選擇Constraint M

3、anager選項(xiàng)，進(jìn)行引腳鎖定，根據(jù)實(shí)驗(yàn)板來進(jìn)行引腳鎖定。插板，在Tools-ISDP中，搜索源文件和板，進(jìn)行調(diào)試，觀察板上結(jié)果。六、調(diào)試過程波形仿真：功能仿真：引腳鎖定圖：七、實(shí)驗(yàn)程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity siwei is port(clk:in std_logic; rst:in std_logic; ena:in std_logic; outy:out std_logic_vector(3 downto 0); cout:out std_logic);

4、 end siwei;architecture arc of siwei is signal cqi:std_logic_vector(3 downto 0);beginp_reg: process(clk,rst,ena) begin if rst=1then cqi=“0000”; elsif clkenent and clk=1then if ena=1then cqi<=cqi+1; end if; end if; outy<=cqi; end process p_reg; cout<=cqi(0) and cqi(1) and cqi(2) and cqi(3);end arc;八、實(shí)驗(yàn)結(jié)果與分析四個(gè)燈按照00001111規(guī)律閃爍,當(dāng)計(jì)數(shù)到達(dá)1111后,自動(dòng)歸0000后重新計(jì)時(shí),由此完成了四位加法計(jì)數(shù)器。九、實(shí)驗(yàn)心得這次實(shí)