DDR3布局布線規(guī)則與實(shí)例

1、DDR3 布局布線譯自飛思卡爾官方文檔Hardware Development Guide for i.MX 6Quad, 6Dual, 6DualLite, 6Solo Families ofApplications ProcessorsIMX6 Serial Layout Recommendations目錄1. DDR 原理性連接框圖 . . 32. DDR 布局布線規(guī)則 . . 43. DDR 布線細(xì)節(jié) . . 6 3.1 數(shù)據(jù)線的交換 . 6 3.2 DDR3(64bits T 型拓?fù)浣榻B . 6 3.3 DDR3(64bits Fly by 型拓?fù)浣榻B . . 6 3.4 2GB D

2、DR 布局布線建議 . 63.5 4GB DDR 布局布線建議 . 74. DDR 布局布線實(shí)例 . . 8 4.1 4 片 DDR T 型拓?fù)鋵?shí)例 . 94.2 8 片 DDR Fly by 型拓?fù)鋵?shí)例 . . 135. 高速信號布線建議 . 206. 地平面設(shè)計(jì)建議 . 207. DDR POWER 布線建議 . 228. 參考 . 249. 聲明 . 錯誤!未定義書簽。1. DDR 原理性連接框圖圖 1、圖 2 為 I.MX6DQ/SDL 與 DDR 連接框圖,連接示意一目了然。 2. DDR 布局布線規(guī)則DDR3 在布線中十分重要,它必須考慮阻抗匹配問題,通常單端為 50,差分 100

3、。 圖 3 給出了 DDR 及其去耦電容的最終布局,其中左圖是頂層布局,右圖為底層布局,共計(jì) 4 片 DDR3 芯片,頂層、底層各兩片。 DDR 應(yīng)該盡量靠近 CPU ,這樣可以減小寄生參數(shù)和傳 播延時。圖 3 DDR 和去耦電容的布局DDR3 的有兩種布線形式:一種是所有信號線等長,另一種是以字節(jié)為單位分組等長。 所 有信號線等長布線,該種布線方式在信號完整性上是最理想的,在設(shè)置約束規(guī)則上是簡單 的,但由于布線空間,使得這種方法耗時費(fèi)力,甚至設(shè)計(jì)無法實(shí)現(xiàn),在此只是提及一下, 并不推薦使用該種方法。各信號線布線長度要求如表 1 所示。表 1 所有信號線等長的布線 方式 以字節(jié)為單位分組等長布線

4、,該種布線方式以“小組”為單位作等長處理,實(shí)際工程當(dāng)中等 長處理容易實(shí)現(xiàn),但是這種方式約束規(guī)則較為復(fù)雜,畢竟每“小組”都需要一個約束規(guī)則。 表 2 給出了以字節(jié)為單位分組等長布線要求。表 2 以字節(jié)為單位分組等長 1. Clock(min: Clock的最短長度,因?yàn)樗幸粋€5mil 的容差最后,還有一個需要注意的是阻抗匹配問題,推薦單端 50,差分 100。3. DDR 布線細(xì)節(jié)i .MX6 DDR 的布線,可以將所有信號分成 3 組:數(shù)據(jù)線組、地址線組和控制線組,每組各自 設(shè)置自己的布線規(guī)則,但同時也要考慮組與組之間的規(guī)則。在 DDR3 的布線中,可以根據(jù)實(shí)際情況交換數(shù)據(jù)線的線序,但必須保

5、證是以字節(jié)為單位 (數(shù)據(jù) 07 間是允許交換線序,跨字節(jié)是不允許的,這樣可以簡化設(shè)計(jì)。 布線盡量簡短,減少過孔數(shù)量。 布線時避免改變走線參考層面。 數(shù)據(jù)線線序,推薦 D0、 D8、 D16、 D24、 D32、 D40、 D48、 D56 不要改變,其它的 數(shù)據(jù)線可以在字節(jié)內(nèi)自由調(diào)換(see the “Write Leveling” section in JESD793E 。 DQS 和 DQM 不能調(diào)換,必須在相應(yīng)通道。3.2DDR3(64bits T 型拓?fù)浣榻B當(dāng)設(shè)計(jì)采用 T 型拓?fù)浣Y(jié)構(gòu),請確認(rèn)以下信息。 布線規(guī)則見上文表 2。 終端電阻可以省略。 布線長度的控制。 DDR 數(shù)量限制在 4

6、 片以下。3.3DDR3(64bits Flyby 型拓?fù)浣榻B當(dāng)采用 Flyby 的拓?fù)浣Y(jié)構(gòu)時,在設(shè)計(jì)中請注意以下事項(xiàng)。 DDR 控制器集成了地址鏡像功能。 終端電阻不可以省略。3.42GB DDR 布局布線建議4 片 DDR 共計(jì) 2GB 內(nèi)存。 保證 T 型拓?fù)涞膶ΨQ性。 減少過孔,避免多次換層。 禁止分割走線下的參考層。圖 4 是 T 型拓?fù)涞慕Y(jié)構(gòu)框圖,在 i.MX6 設(shè)計(jì)中, ADDR/CMD/CTRL 信號會用到這種拓?fù)?結(jié)構(gòu)。 圖 4ADDR/CMD/CTRL 信號拓?fù)浣Y(jié)構(gòu)圖 5 給出了 DDR 各數(shù)據(jù)線(64bits 的布線結(jié)構(gòu)圖,它是點(diǎn)對點(diǎn)的布線方式,以字節(jié) 為單位,具體布線約

7、束見上文表 2。 圖 5 點(diǎn)對點(diǎn)的數(shù)據(jù)線布線結(jié)構(gòu)示圖3.54GBDDR 布局布線建議在 i.MX6 設(shè)計(jì)中,當(dāng)選用 4GB DDR(8 片 DDR 設(shè)計(jì)時,建議使用 CS1:0兩個片選信號, 每個片選信號各控制 2GB DDR(各控制 4 片 DDR 。當(dāng)采用這種結(jié)構(gòu)時,終端匹配電阻是 不可或缺的。各信號組的拓?fù)浣Y(jié)構(gòu)如圖 6/7/8/9 所示。 圖 6 ADDR/CMD 信號拓?fù)?圖 7 CTRL 控制信號拓?fù)?圖 8 數(shù)據(jù)線拓?fù)?圖 9 時鐘線拓?fù)?. DDR 布局布線實(shí)例本節(jié)列出了 2 種布局布線方式,截圖均出自官方 EVM 板。4.14 片 DDRT 型拓?fù)鋵?shí)例該例用了 4 片 DDR3

8、,共計(jì) 2GB 內(nèi)存,采用 T 型拓?fù)浣Y(jié)構(gòu)。具體說明見下文表 3 和圖 10 / 11 / 12。表 3 顏色對照表 圖 10 DDR3 頂層布線 圖 11 DDR3 內(nèi)層布線圖 12 DDR3 底層布線表 4 寫出了 byte0 和 byte1 的走線長度。當(dāng)然,在該例中, clock 信號長 2000mil 。 表 4 部分信號線布線長度 4.28 片 DDRFlyby 型拓?fù)鋵?shí)例本實(shí)例采用了 flyby 的拓?fù)浣Y(jié)構(gòu), 8 片 DDR3,共計(jì) 4GB 內(nèi)存。詳情見上文顏色對照表 4和下文圖 13 / 14 / 15 / 16 / 17 / 18。圖 13 頂層 DDR3 走線 圖 14 內(nèi)

9、層 L3 DDR3 走線 圖 15 內(nèi)層 L4 DDR3 走線 圖 16 內(nèi)層 L11 DDR3 走線 圖 17 內(nèi)層 L12 DDR3 走線 圖 18 底層 DDR3 走線表 5 羅列了在本設(shè)計(jì)中部分走線長度,具體如下。 表 5 DDR3 部分信號線長度 5. 高速信號布線建議在 高速信號的布線中要特別注意信號總線的相對延遲和阻抗控制等問題,這些都能保證信 號的時序和減小信號的畸變。幾點(diǎn)建議如下所示。 高速信號線應(yīng)避免跨越平面層的分割溝壕,保證走線下的平面層是完整的。 避免過孔等隔斷平面層。 晶振、重要元器件、關(guān)鍵走線最好參考到地平面。 Clock 和 Strobe 布線時不要隨意換層,且與

10、其他信號線的間距應(yīng)大于該信號線相對 于參考層的 2.5 倍,以減少串?dāng)_。 注意數(shù)據(jù)線、地址線、時鐘線等信號線的相對延遲,一般時鐘線會略長于其他走線, 以保證在時鐘信號到來時數(shù)據(jù)信號或地址信號必須準(zhǔn)備妥當(dāng)。6. 地平面設(shè)計(jì)建議一 個好的地平面設(shè)計(jì)是保證地平面的完整性,這個平面的完整性是保證信號回流的連續(xù)性 和信號回流的簡短性。具體設(shè)計(jì)請參看圖 19 / 20(不合理設(shè)計(jì),圖 21 / 22(合理設(shè)計(jì)。圖19 平面層不合理設(shè)計(jì) 1圖 20 平面層不合理設(shè)計(jì) 2 圖 21 平面層合理設(shè)計(jì) 1 21 / 24 圖 22 平面層不合理設(shè)計(jì) 2 7. DDR POWER 布線建議 VREF 布線建議羅列如

11、下： 去耦電容到目標(biāo)引腳的走線保證 30mil（含 30mil）以上。 VREF 網(wǎng)絡(luò)與其他網(wǎng)絡(luò)的的距離應(yīng)保證 25mil 以上。 如果有條件進(jìn)行包地處理。 盡量多的應(yīng)用去耦電容，例如 0.22uF，并且盡量靠近 CPU 或 DDR 的 VREF 引腳。 VREF 源端放置一個 1.0uF 電容，CPU 和 DDR 間折中放置一個 1.0uF 電容。 VTT（DDR_VTT）布線建議羅列如下，圖 23 / 24 / 25 是 VTT 原理圖： 在總線末端放置終端電阻，在電阻末端布 VTT 電源線。 VTT 走線（最好用局部電源銅皮）要做夠?qū)?，保證載流能力。 VTT 電源芯片盡量靠近終端電阻，減小回路消耗。 每四個信號間方式 1 個或 2 個 0.1uF 去耦電容，減小對 VTT 的干擾。 VTT 電源走線（或銅皮）處應(yīng)放置 1022uF 的大電容，且保證 2 個以上。 22 / 24 圖 23DDR_VTT 終端電阻及去耦電容原理圖