DSP課程設(shè)計(jì)-基于DSP Builder的巴克碼檢出設(shè)計(jì)與實(shí)現(xiàn)

1、DSP課程設(shè)計(jì)-基于DSP Builder的巴克碼檢出設(shè)計(jì)與實(shí)現(xiàn) DSP技術(shù)與應(yīng)用課程設(shè)計(jì)報(bào)告課 題 名 稱：基于DSP Builder的巴克碼檢出設(shè)計(jì)與實(shí)現(xiàn) 學(xué) 院：電子信息工程學(xué)院班 級(jí)：09電信統(tǒng)本01班學(xué) 號(hào)：091102010123 姓 名：張偉 摘要一般而言，數(shù)字信號(hào)處理（DSP）是指應(yīng)用數(shù)字的方法（模擬電子技術(shù)）處理各種類型信息的基本理論和基本算法；而DSP技術(shù)，或者說DSP（系統(tǒng)實(shí)現(xiàn)）開發(fā)技術(shù)主要是指將DSP基本理論和算法付諸實(shí)現(xiàn)的途徑和方法。這是兩個(gè)根本不同的概念，然而卻常常被混淆，以致于一談起DSP，難免讓人不由自主的聯(lián)想到類似于T1的DSP器件，誤認(rèn)為DSP技術(shù)等同于DS

2、P處理器的應(yīng)用，認(rèn)為DSP的實(shí)現(xiàn)方式只能是DSP處理器。這不能不讓人想到是否是由于某種隱含的，但卻是長(zhǎng)時(shí)間的商業(yè)暗示所致。事實(shí)上，在DSP領(lǐng)域，出了普通的DSP處理器以外，利用FPGA來實(shí)現(xiàn)DSP系統(tǒng)已經(jīng)十分普遍。而且在許多諸如實(shí)時(shí)圖像處理、聯(lián)合戰(zhàn)術(shù)無線電通信系統(tǒng)、3G移動(dòng)通信基站、實(shí)施工控系統(tǒng)、衛(wèi)星導(dǎo)航設(shè)備等領(lǐng)域中，F(xiàn)PGA的DSP解決方案已經(jīng)成為非此莫屬的選擇了！巴克碼是最常用的幀同步碼組。為了實(shí)現(xiàn)巴克碼組的有效檢出，利用DSP Builder設(shè)計(jì)了一種新的巴克碼識(shí)別器電路。在MatlabSimulink中對(duì)設(shè)計(jì)的電路進(jìn)行了純數(shù)字仿真，然后將設(shè)計(jì)的系統(tǒng)載入到FPGA芯片中，運(yùn)用硬件在回路仿

3、真技術(shù)進(jìn)行半實(shí)物仿真。結(jié)果表明，基于DSP Builder設(shè)計(jì)的巴克碼檢出電路簡(jiǎn)單易行、穩(wěn)定可靠，達(dá)到了預(yù)期的要求。目錄摘要1一、緒論3二、巴克碼原理51.巴克碼52.設(shè)計(jì)原理53.13位巴克碼識(shí)別器5三、DSP Builder設(shè)計(jì)流程61. 利用DSP Builder庫建立巴克碼幀同步檢出模型62.加入激勵(lì)，完成系統(tǒng)仿真，通過Scope模塊所得波形圖如下73.由simulink模型轉(zhuǎn)換成VHDL84.綜合85.利用Modelsim完成功能仿真96.編譯適配10四、課程設(shè)計(jì)心得11五、參考文獻(xiàn)12六、附錄13一、緒論由于信號(hào)的遠(yuǎn)距離傳輸，不可避免地存在信號(hào)的延時(shí)、干擾、非線性失真等。因而為了使

4、通信系統(tǒng)有效、可靠地工作，就必須進(jìn)行同步?。在數(shù)字系統(tǒng)中，信號(hào)流的最小單元是碼元，一般總是以若干個(gè)碼元組成一個(gè)幀，若干個(gè)幀組成一個(gè)復(fù)幀，即組成一個(gè)個(gè)的“幀”進(jìn)行傳輸。幀同步的任務(wù)就是在位同步的基礎(chǔ)上識(shí)別出這些數(shù)字信息 幀 “開頭”和“結(jié)尾”的時(shí)刻，使接收設(shè)備的幀定時(shí)與接收到的信號(hào)中的幀定時(shí)處于同步狀態(tài)。實(shí)現(xiàn)幀同步的常用方法是連貫式插入法，它是指在每幀的開頭集中插入特殊的同步碼組，該特殊碼組要求具有尖銳單峰特性的局部自相關(guān)函數(shù)，以便于與信息碼區(qū)別，另外識(shí)別器應(yīng)盡量簡(jiǎn)單 。目前，一種最常用的幀同步碼組是巴克碼，而巴克碼檢出電路的設(shè)計(jì)則是實(shí)現(xiàn)幀同步的核心內(nèi)容。本文基于DSP Builder提出了設(shè)計(jì)

5、及實(shí)現(xiàn)巴克碼檢出電路的一種新方法。在通信系統(tǒng)中，同步技術(shù)起著相當(dāng)重要的作用。通信系統(tǒng)能否有效地、可靠地工作，很大程度上依賴于有無良好的同步系統(tǒng)。通信系統(tǒng)中的同步可分為載波同步、位同步、幀同步等幾大類。當(dāng)采用同步解調(diào)或相干檢測(cè)時(shí)，接收端需要提供一個(gè)與發(fā)射端調(diào)制載波同頻同相的相干載波，獲得此相干載波的過程稱為載波提取，或稱為載波同步。而在數(shù)字通信中，消息是一串連續(xù)的信號(hào)碼元序列，解調(diào)時(shí)常須知道每個(gè)碼元的起止時(shí)刻。因此，就要求接收端必須能產(chǎn)生一個(gè)用作定時(shí)的脈沖序列，以便與接收的每一個(gè)碼元的起止時(shí)刻一一對(duì)齊。在接收端產(chǎn)生與接收碼元的重復(fù)頻率和相位一致的定時(shí)脈沖序列的過程稱為碼元同步或位同步。數(shù)字通信中

6、的消息數(shù)字流總是用若干碼元組成一個(gè)“字”，又用若干“字”組成一“句”。因此，在接收這些數(shù)字流時(shí)，同樣也必須知道這些“字”、“句”的起止時(shí)刻，在接收端產(chǎn)生與“字”、“句”起止時(shí)刻相一致的定時(shí)脈沖序列，統(tǒng)稱為群同步或幀同步。當(dāng)通信是在兩點(diǎn)之間進(jìn)行時(shí)，完成了載波同步、位同步和幀同步之后，接收端不僅獲得了相干載波，而且通信雙方的時(shí)標(biāo)關(guān)系也解決了，這時(shí)，接收端就能以較低的錯(cuò)誤概率恢復(fù)出數(shù)字信息。 巴克碼用在通信系統(tǒng)中的幀同步，主要是利用其具有尖銳的自相關(guān)函數(shù)的特點(diǎn)，便于與隨機(jī)的數(shù)字信息相區(qū)別，易于識(shí)別，出現(xiàn)偽同步的可能性小。巴克碼是一種具有特殊規(guī)律的二進(jìn)制碼組，它是一種非周期序列。 目前已發(fā)現(xiàn)的所有巴克

7、碼組如下表n巴克碼組2+ +3+ + -4+ + + - ; + + - +5+ + + - +7+ + + - - + -11+ + + - - - + - - + -13+ + + + + - - + + - + - + 其中，“+”表示取值為高電平1，“一”表示取值為低電平0。依要求及上面的巴克碼組可知，13位的巴克碼發(fā)生器應(yīng)在輸入時(shí)鐘信號(hào)或者模擬時(shí)鐘信號(hào)作用下依次產(chǎn)生“1XXXXXXXXXX01”的碼元序列。 2. 幀同步與巴克碼由于信號(hào)的遠(yuǎn)距離傳輸，不可避免地存在信號(hào)的延時(shí)、干擾、非線性失真等。因而為了使通信系統(tǒng)有效、可靠地工作，就必須進(jìn)行同步。在數(shù)字系統(tǒng)中，信號(hào)流的最小單元是碼元，

8、一般總是以若干個(gè)碼元組成一個(gè)幀，若干個(gè)幀組成一個(gè)復(fù)幀，即組成一個(gè)個(gè)的“幀”進(jìn)行傳輸。幀同步的任務(wù)就是在位同步的基礎(chǔ)上識(shí)別出這些數(shù)字信息（幀）“開頭”和“結(jié)尾”的時(shí)刻，使接收設(shè)備的幀定時(shí)與接收到的信號(hào)中的幀定時(shí)處于同步狀態(tài)。實(shí)現(xiàn)幀同步的常用方法是連貫式插入法，它是指在每幀的開頭集中插入特殊的同步碼組，該特殊碼組要求具有尖銳單峰特性的局部自相關(guān)函數(shù)，以便于與信息碼區(qū)別，另外識(shí)別器應(yīng)盡量簡(jiǎn)單。目前，一種最常用的幀同步碼組是巴克碼，而巴克碼檢出電路的設(shè)計(jì)則是實(shí)現(xiàn)幀同步的核心內(nèi)容。在數(shù)字通信系統(tǒng)中，實(shí)現(xiàn)幀同步的方法通常有兩種：起止式同步法和集中式插入同步法。起止式同步比較簡(jiǎn)單，一般是在數(shù)據(jù)碼元的開始和結(jié)

9、束位置加入特定的起始和停止脈沖來表示數(shù)據(jù)幀的開始和結(jié)束。另外在計(jì)算機(jī)RS232串口通信中通常也使用類似方法。而在集中式插入同步法中，要求插入的同步碼在接收端進(jìn)行同步識(shí)別時(shí)出現(xiàn)偽同步的概率盡可能小，并且要求該碼組具有尖銳的自相關(guān)函數(shù)以便于識(shí)別。同時(shí)接收機(jī)端的同步碼識(shí)別器要盡量簡(jiǎn)單。目前用得比較廣泛的是性能良好的巴克 Barker 碼。二、巴克碼原理1.巴克碼巴克碼是一種有限長(zhǎng)的非周期數(shù)字序列。一個(gè)n位巴克碼序列 x1，x2 ，xi ，xn ，其中xi 的取值為+1或一1，其局部相關(guān)函數(shù)R j 滿足下式：其中:j表示錯(cuò)開的位數(shù)。當(dāng)j 0時(shí)，R j n；R j 為其他值時(shí)，R j 在±1附

10、近波動(dòng)，具有尖銳單峰特性的局部自相關(guān)函數(shù)。實(shí)際使用中的巴克碼都在7位以上，過短的碼組容易受衰落或干擾的影響。對(duì)于l3位巴克碼組 +1，+1，+1，+1，+1，一1，一1，+1，+1，一1，+1，一1，+1 ，其局部自相關(guān)函數(shù)為:由上式可看出，l3位巴克碼組的自相關(guān)函數(shù)具有尖銳的單峰特性。2.設(shè)計(jì)原理序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)

11、的對(duì)應(yīng)碼相同。在檢測(cè)過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測(cè)。在本次設(shè)計(jì)中首先要設(shè)計(jì)一個(gè)巴克碼發(fā)生器，然后再設(shè)計(jì)巴克碼檢測(cè)器。3.13位巴克碼識(shí)別器當(dāng)一幀信號(hào)到來時(shí)，首先進(jìn)入識(shí)別器的是巴克碼組，用巴克碼識(shí)別器對(duì)該巴克碼組進(jìn)行相關(guān)運(yùn)算，只有當(dāng)13位巴克碼在某一時(shí)刻正好全部進(jìn)入13位寄存器時(shí)，13個(gè)移位寄存器輸出端都輸出+1，相加后的最大值輸出為+13，其余情況相加結(jié)果均小于+13。對(duì)于輸入的信息序列，與巴克碼組相同的可能性極小。故識(shí)別器的相加輸出也只能小于+l3。若判決器的判決門限電平定為+12，那么就在13位巴克碼的最后一位進(jìn)入識(shí)別器時(shí)，識(shí)別器輸出一個(gè)同步識(shí)別脈沖表示一幀的開頭。13

12、位巴克碼識(shí)別器的結(jié)構(gòu)如圖所示。三、DSP Builder設(shè)計(jì)流程1. 利用DSP Builder庫建立巴克碼幀同步檢出模型DSP Builder是一個(gè)面向DSP開發(fā)的系統(tǒng)級(jí) 或算法級(jí) 設(shè)計(jì)工具，它架構(gòu)在多個(gè)軟件工具之上，并把系統(tǒng)級(jí) 算法仿真建模 和RTL 硬件實(shí)現(xiàn) 兩個(gè)設(shè)計(jì)工具連接起來，都放在MatlabSimulink圖形設(shè)計(jì)平臺(tái)上，而將Quartus II作為底層設(shè)計(jì)工具置于后臺(tái)，最大程度發(fā)揮了各種工具的優(yōu)勢(shì)。除了圖形化的系統(tǒng)建模外，DSP Builder還可以自動(dòng)完成大部分的設(shè)計(jì)過程和仿真，直至把設(shè)計(jì)文件下載至FPGA開發(fā)板上 。l3位巴克碼識(shí)別器實(shí)現(xiàn)的DSP Builder模型如圖所示

13、其中ShiftTaps模塊實(shí)現(xiàn)輸入序列存儲(chǔ)，add，sub子系統(tǒng)模塊實(shí)現(xiàn)±xixi+j運(yùn)算，Comparator模塊和常數(shù)模 塊實(shí)現(xiàn)判決器功能。在Simulink中通過FromWorkspacel模塊從Matla的工作區(qū)獲得輸入序列eleesignal，命令如下：val 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 0tm 1：40； tm tm simin tm，va1然后調(diào)用模型中的TestBench模塊，運(yùn)用第三方仿真軟件Modelsim進(jìn)行仿真，仿真波形如圖所示。仿真

14、結(jié)果表明：當(dāng)出現(xiàn)13位巴克碼組1XXXXXXXXXX01時(shí)，l3位巴克碼識(shí)別器就會(huì)輸出一個(gè)同步脈沖。此時(shí)，時(shí)鐘clk的周期為100 Ixs，因?yàn)楫?dāng)時(shí)鐘周期設(shè)定值很小時(shí)，比如納秒級(jí)別，系統(tǒng)很容易出現(xiàn)冒險(xiǎn)競(jìng)爭(zhēng)現(xiàn)象，因此要將時(shí)鐘周期的值設(shè)定得大一些。2.加入激勵(lì)，完成系統(tǒng)仿真，通過Scope模塊所得波形圖如下3.由simulink模型轉(zhuǎn)換成VHDL4.綜合在SignalCompiler中選擇Quartus進(jìn)行綜合5.利用Modelsim完成功能仿真6.編譯適配在Quartus中打開SignalCompiler建立的Quartus項(xiàng)目文件，選擇具體器件，鎖定管腳，完成適配。7.下載四、課程設(shè)計(jì)心得本次

15、設(shè)計(jì)持續(xù)了兩周時(shí)間，時(shí)間雖短，但其中的艱辛以及老師孜孜不倦的指導(dǎo)是無法用語言表達(dá)的。這次設(shè)計(jì)讓我對(duì)DSP有了更加深刻的了解在設(shè)計(jì)過程中，有很多次遇到自己無法解決的問題，我都請(qǐng)教鄧?yán)蠋?，老師都耐心的給我講解出錯(cuò)的原因，以及以后該如何避免這種錯(cuò)誤?？粗鴦e人一個(gè)個(gè)都做成了自己的設(shè)計(jì)，我心急如焚。在課余時(shí)間，去機(jī)房獨(dú)自做我的題目，可問題還是一個(gè)接一個(gè)的來，還好鄧?yán)蠋熢诎倜χ谐槌鰰r(shí)間來給我指點(diǎn)。讓我終于圓滿完成了本次設(shè)計(jì)。在此我要感謝鄧?yán)蠋煂?duì)我孜孜不倦的教導(dǎo)，沒有她的幫助，我這次設(shè)計(jì)根本無法完成。在她的指點(diǎn)下，我對(duì)DSP有了更加深刻的了解，對(duì)現(xiàn)代DSP技術(shù)里所涉及的MATLAB、QUARTUS、Mod

16、elSim軟件有了更加熟練的運(yùn)用及它們之間的配合。五、參考文獻(xiàn)1 王亮興，達(dá)新宇數(shù)字通信原理與技術(shù)M西安：西安電子科技大學(xué)出版社，20032 潘松，黃繼業(yè)，王國棟現(xiàn)代DSP技術(shù)M西安：西安電子科技大學(xué)出版社，20033 楊學(xué)兵，馬林華，李森一種低密度奇偶校驗(yàn)碼幀自同步方法J電光與控制，2009，16 6 ：81-854 張偉用VerilogHDL設(shè)計(jì)可辨別相位模糊的巴克碼識(shí)別器J現(xiàn)代電子技術(shù)，2004，147 7 ：45465 龍光利巴克碼識(shí)別器的設(shè)計(jì)與FPGA的實(shí)現(xiàn)J科技廣場(chǎng)，2006 4 ：1101126 羅韓君，劉明偉，林亞風(fēng)基于Dspbuilder的DDS設(shè)計(jì)與實(shí)現(xiàn)J現(xiàn)代電子技術(shù)，20

17、08 7 ：148-1507 吳繼華，王誠Altera FPGACPLD設(shè)計(jì) 高級(jí)篇 M jE京：電子工業(yè)出版社，20048 楊滌，李立濤，楊旭，等系統(tǒng)實(shí)時(shí)仿真開發(fā)環(huán)境與應(yīng)用 M北京：清華大學(xué)出版社，20029 侯建軍，郭勇SOPC技術(shù)基礎(chǔ)教程M北京：北京交通大學(xué)出版社，20o81O 劉鄒，丁青青基于Proteus的硬件在回路仿真J計(jì)算機(jī)仿真，2009 2 ：312328六、附錄VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;library dspbuilder;use dspbuilde

18、r.dspbuilderblock.all;library lpm;use lpm.lpm_components.all;Entity bakema is Port clock:in std_logic;sclrp :in std_logic: '0'AltBus:in std_logic;AltBus1:out std_logic ;end bakema;architecture aDspBuilder of bakema issignal sclr :std_logic: '0'signalA0W:std_logic;signalA1W:std_logic_

19、vector 19 downto 0 ;signalA2W:std_logic_vector 6 downto 0 ;signalA3W:std_logic;signalA4W:std_logic_vector 2 downto 0 ;signalA5W:std_logic_vector 2 downto 0 ;signalA6W:std_logic_vector 2 downto 0 ;signalA7W:std_logic_vector 2 downto 0 ;signalA8W:std_logic_vector 2 downto 0 ;signalA9W:std_logic_vector

20、 2 downto 0 ;signalA10W:std_logic_vector 2 downto 0 ;signalA11W:std_logic_vector 2 downto 0 ;signalA12W:std_logic_vector 2 downto 0 ;signalA13W:std_logic_vector 2 downto 0 ;signalA14W:std_logic_vector 2 downto 0 ;signalA15W:std_logic;signalA16W:std_logic;signalA17W:std_logic;signalA18W:std_logic;sig

21、nalA19W:std_logic;signalA20W:std_logic;signalA21W:std_logic;signalA22W:std_logic;signalA23W:std_logic;signalA24W:std_logic;signalA25W:std_logic;signal p3A0L0Add:std_logic_vector 2 downto 0 ;signal p3B0L0Add:std_logic_vector 2 downto 0 ;signal p3A1L0Add:std_logic_vector 2 downto 0 ;signal p3B1L0Add:s

22、td_logic_vector 2 downto 0 ;signal p3A2L0Add:std_logic_vector 2 downto 0 ;signal p3B2L0Add:std_logic_vector 2 downto 0 ;signal p3A3L0Add:std_logic_vector 2 downto 0 ;signal p3B3L0Add:std_logic_vector 2 downto 0 ;signal p3A4L0Add:std_logic_vector 2 downto 0 ;signal p3B4L0Add:std_logic_vector 2 downto

23、 0 ;signal p3A5L0Add:std_logic_vector 2 downto 0 ;signal p3A0L1Add:std_logic_vector 3 downto 0 ;signal p3B0L1Add:std_logic_vector 3 downto 0 ;signal p3A1L1Add:std_logic_vector 3 downto 0 ;signal p3B1L1Add:std_logic_vector 3 downto 0 ;signal p3A2L1Add:std_logic_vector 3 downto 0 ;signal p3B2L1Add:std

24、_logic_vector 3 downto 0 ;signal p3A0L2Add:std_logic_vector 4 downto 0 ;signal p3B0L2Add:std_logic_vector 4 downto 0 ;signal p3A1L2Add:std_logic_vector 4 downto 0 ;signal p3A0L3Add:std_logic_vector 5 downto 0 ;signal p3B0L3Add:std_logic_vector 5 downto 0 ;- SubSystem Hierarchy - Simulink Block "

25、;bxn1m"component bxn1m port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxn1m1"component bxn1m1 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:ou

26、t std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxn1m2"component bxn1m2 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxn1m6"c

27、omponent bxn1m6 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxn1m7"component bxn1m7 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_

28、vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxn1m8"component bxn1m8 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxpm"component bxpm

29、port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxpm1"component bxpm1 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0

30、;end component ;- SubSystem Hierarchy - Simulink Block "bxpm2"component bxpm2 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxpm3"component bxpm3 port clock:in std_

31、logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;- SubSystem Hierarchy - Simulink Block "bxpm4"component bxpm4 port clock:in std_logic ;sclr :in std_logic ;AltBus:in std_logic ;AltBus1:out std_logic_vector 1 downto 0 ;end component ;si

32、gnal AShiftTapsi_unconnected : std_logic;Beginassert 1 0 report altversion severity Note;- Output - I/O assignment from Simulink Block "AltBus1"AltBus1 A3W;- Global reset circuitry for the input global reset sclrpsclr sclrp;- Input - I/O assignment from Simulink Block "AltBus"A0W

33、 AltBus;- Constant assignment - Simulink Block "Constant1"A1W 19 downto 0 "00000000000000001010"- Sum Operator - Simulink Block "ParallelAdderSubtractor"p3A0L0Add A9W;p3B0L0Add A14W;p3A1L0Add A6W;p3B1L0Add A5W;p3A2L0Add A13W;p3B2L0Add A4W;p3A3L0Add A8W;p3B3L0Add A7W;p3A

34、4L0Add A12W;p3B4L0Add A11W;p3A5L0Add A10W;- Unsigned to Signed type extension msb '0'A4W 2 '0'- Unsigned to Signed type extension msb '0'A5W 2 '0'- Unsigned to Signed type extension msb '0'A6W 2 '0'- Unsigned to Signed type extension msb '0'A7W

35、 2 '0'- Unsigned to Signed type extension msb '0'A8W 2 '0'- Unsigned to Signed type extension msb '0'A9W 2 '0'- Unsigned to Signed type extension msb '0'A10W 2 '0'- Unsigned to Signed type extension msb '0'A11W 2 '0'- Unsigned t

36、o Signed type extension msb '0'A12W 2 '0'- Unsigned to Signed type extension msb '0'A13W 2 '0'- Unsigned to Signed type extension msb '0'A14W 2 '0'- Sum Operator - Simulink Block "ParallelAdderSubtractor"u3_L0_Inst0 : SAdderSub generic map LP

37、M_WIDTH 3,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A0L0Add,datab p3B0L0Add,clock clock,ena '1',sclr sclr,result p3A0L1Add ;u3_L0_Inst1 : SAdderSub generic map LPM_WIDTH 3,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A1L0Ad

38、d,datab p3B1L0Add,clock clock,ena '1',sclr sclr,result p3B0L1Add ;u3_L0_Inst2 : SAdderSub generic map LPM_WIDTH 3,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A2L0Add,datab p3B2L0Add,clock clock,ena '1',sclr sclr,result p3A1L1Add ;u3_L0_Inst3 : SAdder

39、Sub generic map LPM_WIDTH 3,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A3L0Add,datab p3B3L0Add,clock clock,ena '1',sclr sclr,result p3B1L1Add ;u3_L0_Inst4 : SAdderSub generic map LPM_WIDTH 3,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port

40、map dataa p3A4L0Add,datab p3B4L0Add,clock clock,ena '1',sclr sclr,result p3A2L1Add ;u3_L0_Inst5 : SAdderSub generic map LPM_WIDTH 3,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A5L0Add,datab "000",clock clock,ena '1',sclr sclr,result p3B2L1A

41、dd ;u3_L1_Inst0 : SAdderSub generic map LPM_WIDTH 4,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A0L1Add,datab p3B0L1Add,clock clock,ena '1',sclr sclr,result p3A0L2Add ;u3_L1_Inst1 : SAdderSub generic map LPM_WIDTH 4,PIPELINE 1,SequenceLength 1,SequenceValue

42、1,AddSubVal AddAdd port map dataa p3A1L1Add,datab p3B1L1Add,clock clock,ena '1',sclr sclr,result p3B0L2Add ;u3_L1_Inst2 : SAdderSub generic map LPM_WIDTH 4,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A2L1Add,datab p3B2L1Add,clock clock,ena '1',sclr s

43、clr,result p3A1L2Add ;u3_L2_Inst0 : SAdderSub generic map LPM_WIDTH 5,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A0L2Add,datab p3B0L2Add,clock clock,ena '1',sclr sclr,result p3A0L3Add ;u3_L2_Inst1 : SAdderSub generic map LPM_WIDTH 5,PIPELINE 1,SequenceLengt

44、h 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A1L2Add,datab "00000",clock clock,ena '1',sclr sclr,result p3B0L3Add ;u3_L3_Inst0 : SAdderSub generic map LPM_WIDTH 6,PIPELINE 1,SequenceLength 1,SequenceValue 1,AddSubVal AddAdd port map dataa p3A0L3Add,datab p3B0L3Add,clock cl

45、ock,ena '1',sclr sclr,result A2W ;- Compare Operator - Simulink Block "Comparator"Comparatori : Comparator generic map LPM_WIDTH 20,DIRECTION Altagb,LPM 0 port map DATAA 6 downto 0 A2W 6 downto 0 ,DATAA 7 A2W 6 ,DATAA 8 A2W 6 ,DATAA 9 A2W 6 ,DATAA 10 A2W 6 ,DATAA 11 A2W 6 ,DATAA 12

46、 A2W 6 ,DATAA 13 A2W 6 ,DATAA 14 A2W 6 ,DATAA 15 A2W 6 ,DATAA 16 A2W 6 ,DATAA 17 A2W 6 ,DATAA 18 A2W 6 ,DATAA 19 A2W 6 ,DATAB A1W,result A3W ;- SubSystem Hierarchy - Simulink Block "bxn1m"bxn1mi : bxn1m port map AltBus A20W,clock clock,sclr sclr,AltBus1 1 downto 0 A4W 1 downto 0 ;- SubSyst

47、em Hierarchy - Simulink Block "bxn1m1"bxn1m1i : bxn1m1 port map AltBus A18W,clock clock,sclr sclr,AltBus1 1 downto 0 A5W 1 downto 0 ;- SubSystem Hierarchy - Simulink Block "bxn1m2"bxn1m2i : bxn1m2 port map AltBus A17W,clock clock,sclr sclr,AltBus1 1 downto 0 A6W 1 downto 0 ;- SubSystem Hierarchy - Simulink Block "bxn1m6"bxn1m6