碩士論文-固相外延COSI2薄膜技術(shù)在深亞微米CMOS器件上的應(yīng)用研究

1、復(fù)旦大學(xué);r程碩士學(xué)位論文Y 952459學(xué)校代碼：10246 學(xué) 號(hào)：033021101碩士學(xué)位論文(專業(yè)學(xué)位）Q相外政CoSi2緣JBiiULft深JMBL米 CMOS«上的產(chǎn)用所走院系（所）：信息科學(xué)與工程學(xué)院專 業(yè).電子與通信工程 姓 名： 陸杰指導(dǎo)教師藥國平教授：完成曰期2005年11月11日ABSTRACTIt is well known that contact and interconnection of self-aligned CoSizS/D and gate IS one of the key process technologies of sub- 0.25

2、 m CMOS device and circuit fabrication. Recently, heteroepitaxial CoSis, prepared by interlayer mediated solid phase epitaxy (IMSPE) technology, shovs superior electrical characteristics and thermal stability, cofflpared with conventional poly CoSij. Especially titanium interlayer mediated epitaxy (

3、TIME) is considered to be quite compatible with current CMOS process, which also can be self-aligned to form epitaxial silicide contact and interconnection in the source/drain (S/D) and gate area. So TIME technology is very promising in application for deep sub-micron device fabrication. In this the

4、sis, two topics related to the epitaxy of CoSij and its application are studied. One Is Co/Ti/Si multilayer solid phase reaction with TiN capping and the properties of the epitaxial CoSU film. The other is the application of TIME technology in test wafers at 0.18Wn base line and evaluating its feasi

5、bility in sub-0. 25 Mm CMOS fabrication.Multilayer structure of Co/Ti/Si is used to form the epitaxial CoSU. The structure and composition of silicide film, interface between CoSij and Si substrate, epitaxy duality of CoSiz film, thermal stability and self-aligned process window are investigated by

6、means of four point probe (FPP), Xray diffraction (XRD), scanning electron microscopy (SEM) and cross sectional transmission electron microscopy (TEM). The role of Ti as interlayer layer during the epitaxial growth of CoS“ is also analyzed and revealed by comparing CoSii thin films which are formed

7、by the reaction of Co/Si and Co/Ti/Si systems respectively- Main experimental results are listed below: (1) The interface formed by TIME between CoSi2 and Si substrate is very smooth; (2) The film shows good epitaxial quality with proper process conditions; (3) The epitaxial CoSij film shows good th

8、ermal stability, and it can remain low resistivity after annealing at temperature up to llOO'C.Experiments on test wafers with 0- 18Mm base line process are done in product line according to central conditions established by previous matching experiments. Wafer electrical test (ffET) results are

9、 compared with conventional process in test structure on patterned wafers, and also are analyzed in some physical structure by using SEM and TEM, Main experimental results are listed below: (1) The sheet resistance and contact resistance on active area and poly silicon with TIME process are higher t

10、han those of conventional silicide process due to CoTiSiO alloy with high resistivity on the surface of epitaxial CoSii. There exists strong correlation between sheet resistance and contact resistance. (2) The junction leakage and breakdown voltage (BV) at NVPWELL is greatly improved comparing to th

11、e conventional silicide process. In contrast, at PYNWELL the junction properties are worse with TIME process, especially for thick Co layer, TIME process has better isolation on N but worse isolation on which is similar to PN junction performance. The stress existing in epitaxial CoSiz film leads to

12、 void formation at the shallow trench isolation (STI) corner, which is the root cause of high leakage and low BV. (3) The results of static leakage current measured in logic and SRAM circuits show that TIME process has higher circuit leakage than conventional silicide process- But when Co thickness

13、becomes thin C90A), there are considerable circuits whose leakage is much lower than that of conventional process, which indicates that TIME process may have potential advantages and be worthy of further study Keywords s metal silicide, titanium interlayer mediated expitaxy (TIME), self-aligned sili

14、cide (Salicide) technology, CoSxj第一章緒論1.1引言在二十世紀(jì)科學(xué)技術(shù)的發(fā)展中，集成電路技術(shù)的出現(xiàn)和發(fā)展具有極其重要的地位， 因?yàn)樗侨祟惸苓M(jìn)入信息化社會(huì)的豎實(shí)基礎(chǔ)和原動(dòng)力。如果說鋼鐵是工業(yè)時(shí)代的“糧 食”，那么芯片就是信息時(shí)代的“大腦”。1947年美國的BardeeruBraUain&Shoddey等人發(fā)明了人類歷史上第一個(gè)晶體管13 2,標(biāo)志著現(xiàn)代半導(dǎo)體工業(yè)的幵始。經(jīng)過半個(gè)世紀(jì)的迅速發(fā)展，作為當(dāng)今信息世界核心 和物質(zhì)基礎(chǔ)的半導(dǎo)體工業(yè)已成為一個(gè)不可忽視的支柱型產(chǎn)業(yè)，和歷史上曾經(jīng)輝煌的其它 產(chǎn)業(yè)不同是，半導(dǎo)體工業(yè)在很大程度上依賴于其技術(shù)基礎(chǔ)一微電子技術(shù)

15、，特別是MOS集 成電路的高速進(jìn)步3 4。自從Kahng與Attala在1960年制作出第一個(gè)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管 56, Kilby 于 1958 年發(fā)明集成電路（Integrated Current, IC) , Noyce 在 1961 年 引入平面工藝7和1963年Wanlass和Sah發(fā)表第一個(gè)CMOS器件以來，平面MOS IC技 術(shù)（主要是互補(bǔ)CMOS技術(shù)）已成了發(fā)展的主流技術(shù)，近半個(gè)世紀(jì)的微電子技術(shù)發(fā)展史也 就是MOSIC技術(shù)的進(jìn)化史，其特征表現(xiàn)為不斷縮小MOS晶體管和電路連線的尺寸，以獲 得更高的集成度，更好的性能和更小的功耗。英特爾公司的Moore在1965年對(duì)MOS

16、 IC 的發(fā)展?fàn)顩r進(jìn)行了總結(jié)，提出了著名的“摩爾定律” 8，即MOSIC的特征尺寸每18個(gè) 月縮小30%，集成度相應(yīng)提高一倍，同時(shí)單元電路的功耗/成本比也隨之下降。回顧微電 子技術(shù)從發(fā)展到今天，毎一次技術(shù)的革新都能夠和“摩爾定律”較好的吻合，并且每一 個(gè)技術(shù)節(jié)點(diǎn)都能與ITRS (國際半導(dǎo)體技術(shù)發(fā)展指南）的預(yù)測(cè)基本吻合。而且隨著技術(shù)的 不斷進(jìn)步，CMOS器件的柵長(zhǎng)甚至出現(xiàn)加速等比例縮小的趨勢(shì)，原來預(yù)測(cè)2005年的芯片特 征尺寸為lOOnm,而實(shí)際2004年就已經(jīng)達(dá)到90nin 了 隨著特征尺寸的不斷減小,0.18fin.以下技術(shù)的發(fā)展意味著DLSI (超大規(guī)模集成電路） 中的器件尺寸進(jìn)入深亞微米

17、階段，對(duì)集成電路制造技術(shù)提出了更高的要求 ULSI制造技 術(shù)的核心部分主要分為圖形加工技術(shù)和接觸互連技術(shù)。光刻技術(shù)決定了圖形加工的精密 度，即集成電路的特征尺寸。接觸與互連技術(shù)決定了電路的RC延遲時(shí)間，即集成電路的 速度，隨著集成電路尺寸的等比例縮小，管子溝道變短，漏源接觸窗口尺寸和結(jié)深減小， RC時(shí)間常數(shù)變大，漏源串聯(lián)電阻增加，選擇合適的低電阻率柵極互連材料和漏源接觸材 料成為ULSI發(fā)展的重大課題。桂化物（silicide)通常是指金屬桂化物（一般它們具有金屬性的能帶結(jié)構(gòu)，電阻率通常較低)，它包括過渡金屬硅化物，3d、4d和5d金屬掛化物，如近貴金屬（Ni、Pd、 Pt), 3d過渡金屬（

18、Ti、V、Cr、Mn, Fe),難培金屬（Mo、W、Nb、Ta)等各種掛化物。 鞋化物在Bipolar晶體管電路中可以用于制備發(fā)射極、基極和集電極的接觸結(jié)構(gòu)以及肖 特基二極管（Schottky Diode),以增加器件的工作速度：桂化物更為重要的大量應(yīng)用是 在MOS集成電路上用作漏源柵區(qū)的接觸電極和器件間的局部互連，通過它可以在源漏柵 區(qū)獲得低薄層電阻進(jìn)而降低器件的RC延時(shí)，同時(shí)它也提供了一種低電阻的接觸結(jié)構(gòu)，進(jìn) 而降低了源漏區(qū)的串聯(lián)電阻，提高了器件的性能9?？梢灾v這些娃化物在深亞微米技術(shù) 中，是周在器件中的一個(gè)必不可少的組成部分。2目前常用的幾種金屬桂化物硅化物最早被引入到MOS集成電路制造

19、工藝中來在多晶掛柵上制作桂化物/多晶硅這 樣的疊層結(jié)構(gòu)（稱作Polycide結(jié)構(gòu))，利用金屬掛化物的低電阻率特點(diǎn)降低多晶娃柵的 Polycide結(jié)構(gòu)可通過共淀積的方法來制備掛化物，通過將桂化物淀積在多晶 再經(jīng)過光刻形成具有桂化物/多晶桂復(fù)合結(jié)構(gòu)的柵電極和棚極互連。 WSi,是在Polycide工藝中應(yīng)用最廣的一種桂化物，因?yàn)樗哂械碗娮杪屎拖鄬?duì)較高 的熱穩(wěn)定性；而且用干法刻蝕很容易得到圖形。WS;U薄膜可通過物理氣相淀積（PVD)或 者化學(xué)氣相淀積（CVD)的方法來制備。用PVD法通過物理雅射得的WSi,是非晶的10, 而用CVD制備的是多晶的，具有六角型結(jié)構(gòu)11»兩種類型的薄膜在6

20、00度時(shí)都會(huì)轉(zhuǎn)變 成四方相。富桂的娃化物簿膜經(jīng)高溫退火和氧化后，變得平坦、穩(wěn)定，并且有很好的粘 附性12。在純氮?dú)庵型嘶?，剩余的掛?huì)遷移到WSi,與多晶桂表面，這樣降低了掛與錫 的比率13。當(dāng)掛與輿之比小于2時(shí)，桂化鶴薄膜在高溫處理階段會(huì)幵裂或剝落。所以 在集成電路制造中桂與鶴的比率一般在2. 2到2. 8之間與娃化錫Polycide結(jié)構(gòu)有關(guān)的主要工藝問題是：策原子會(huì)滲透到柵氧化層（對(duì)CVD 制備的WSi,);在氧化時(shí)由于多晶桂出現(xiàn)空洞或者退火溫度控制不好而使鶴被氧化，都會(huì) 導(dǎo)致柵形貌降級(jí)。總之，如果表面上桂不足，就會(huì)有氧化問題產(chǎn)生；當(dāng)ffSi,提供的或者 通過WSi薄膜擴(kuò)散的掛原子數(shù)量不能滿

21、足氧化所需時(shí)，鶴極有可能被氧化。在80年代中期在Polycide工藝中就幵始使用WSi,替代MoSi,。存儲(chǔ)器例如DRAM芯 片的生產(chǎn)主要用Polycide工藝制備字線（多晶桂柵）和位線（第一層互連線）。對(duì)這些 器件來說不需要在源漏區(qū)上制備鞋化物因?yàn)槠骷闹饕?lián)電阻不是有源漏區(qū)的電阻 決定的。但在多晶娃線使用WSi,卻大大提高了器件的工作速度。因?yàn)樵谶@些器件上多晶 硅線條是沿著整陣陣列在跑，線條往往很長(zhǎng)，因此使用掛化物來獲得較低的串聯(lián)電阻減小了 RC延遲。1.2.2 TiSi2自對(duì)準(zhǔn)桂化物工藝（salicide工藝)，即通過金屬與桂之間的固相反應(yīng)獲得桂化物i 在完成了源漏柵區(qū)等基本MOSFE

22、T結(jié)構(gòu)的制備后，再淀積金屬，然后通過熱處理使淀積的 金屬自對(duì)準(zhǔn)地與源漏柵區(qū)暴露的桂反應(yīng)生成桂化物（金屬一般不與用作隔離的絕緣物發(fā) 生反應(yīng))，在經(jīng)過選擇刻蝕去除未參加反應(yīng)的多余的金屬。在Salicide工藝中，桂化物 薄膜的電阻率、熱穩(wěn)定性、硅耗量（桂化物淺結(jié)的性能）和選擇性刻燭性能是衡量自對(duì) 準(zhǔn)桂化物工藝的決定性因素。考慮以上因素，在0. 35-0.25m工藝代TiSi,是制作自對(duì) 準(zhǔn)娃化物工g的首選材料，另外Ti具有萃取自然裝化層能力，因而可以有效地去除源漏 區(qū)和多晶桂柵表面上的本征氧化層，使反應(yīng)開始于一個(gè)平整的原始界面。這一點(diǎn)是其它 掛化物所不具有的。TiSi,具有兩種晶相結(jié)構(gòu)：一種是底心

23、正交的C49晶相，一種是面心正交的C54晶相 14.在桂化反應(yīng)過程中C49晶相首先形成，它的電阻率很高（60MOtiQ.cin),而C54 晶相后形成且它的電阻率很低（1535ViQ-cm)。后一種晶相正是生產(chǎn)所需要的。有兩個(gè) 原因促使自對(duì)準(zhǔn)TiSi,工藝使用兩步退火來形成C54晶相。其為：在TiS“形成過程中 Si是主導(dǎo)擴(kuò)散粒子，因此如果初始退火溫度太高則容易造成桂化物橫向過量生長(zhǎng)引起相 鄰接觸區(qū)域間的橋連短路失效，見圖1-1示意。其二為：由高阻的C49晶相向低阻的C54 晶相的轉(zhuǎn)變過程是受成核機(jī)制所限制，因而需要較高溫度的退火來保證C49相的完全轉(zhuǎn) 變15。使用兩步退火處理既可以降低由于掛

24、化物橫向過量生長(zhǎng)造成的橋連失效，又可 以保證C54晶相完全生成。第一步退火通常選擇600700"C之間，在氮?dú)獾臍夥罩羞M(jìn)行， 這一步生成的是C49晶相的TiSi,。使用気氣不僅可以防止氧在退火中的破壞作用而且還 可以防止橋連的發(fā)生-在退火中氮原子會(huì)擴(kuò)散到接觸區(qū)之間的Ti金屬層中形成TiN,這 樣就阻止了 Si的橫向擴(kuò)散。在接觸區(qū)之間和上方生成的TiN最后可通過濕法腐燭去除， 最終第一步退火只在接觸區(qū)上形成C49晶相的TiSi,。第二步退火用較高的溫度（一般大 于800TC )來保證C49晶相向低阻的C54晶相的完全轉(zhuǎn)變，/Bridging=>siiicideo桂化反應(yīng) 

25、4;圖1-1 Si在Ti的slicide形成中是主導(dǎo)擴(kuò)散原子，容易造成橋連短路失效的示意圖 在0.25WI1工藝代之前，兩步退火的TiSirSalicide工藝得到了普遍的應(yīng)用但工藝1>KX圖1-2 TiSi2 C54相在寬線條與窄線條上的成核情況（當(dāng)線寬L>C49相晶粒尺寸X時(shí), 反之則大大減少）1.2.3 CoSi2從0.18HP1工藝代開始，CoSi2替代TiSi2被用于Salicide工藝。它的電阻率和熱穩(wěn) 定性與TiSi:相似，但與常規(guī)TiSi,工藝相比，CoSi,的Salicide工藝對(duì)線條的橫向尺寸 變化并不敏感15 18。而且還發(fā)現(xiàn)在窄多晶桂線條上CoSi,在棚結(jié)構(gòu)

26、的邊緣增厚現(xiàn)象， 見圖1-3所示，導(dǎo)致同膜厚的Co膜在窄多晶娃線條上桂化反應(yīng)后的薄層電阻反而輕微下 降。這是因?yàn)樵贑o生成CoSi,的桂化反應(yīng)過程中，Co是主導(dǎo)擴(kuò)散原子，而在柵邊緣地方 可供反應(yīng)的金屬要比柵中心區(qū)多，因此會(huì)造成邊緣增厚現(xiàn)象，另外有報(bào)道稱：CoSi,可以 作為雜質(zhì)擴(kuò)散源形成淺結(jié)15, 19.與TiSi,工藝相似，CoSi:般也是使用兩步退火工 藝*第一步退火溫度相對(duì)較低（4005001C),形成富Co的桂化物。經(jīng)濕法選擇腐燭去 除多余的未反應(yīng)的金屬，在經(jīng)第二步高溫（700850)熱退火，形成的CoSi,。線條減小到深亞微米尺寸之后，TiSi, C54晶相的獲得很難了 15，16主

27、要原因是常規(guī) 方法生成的TiSi, (C49晶相）晶粒的大小就在0.2wn左右，而TiSi, (C54晶相）的生長(zhǎng) 是受成核過程控制的，它的成核點(diǎn)通常主要在C49相TiSi,晶粒的三忿點(diǎn)，如圖1-2所示， 因此當(dāng)線寬到0.25Wn以下時(shí)，線條的橫向尺寸與C49相TiSi:晶粒的大小相當(dāng)，造成供 C54晶相生成的成核點(diǎn)密度很低，導(dǎo)致C54晶相生長(zhǎng)困難，使得C49相不能完全轉(zhuǎn)化成低 阻的C54相17。一些實(shí)驗(yàn)表明預(yù)非晶注入(PAI)法能促進(jìn)C49相到C54相的相變。如果 Si襯底經(jīng)過Ge注入預(yù)非晶化，則TiSi,的C49相晶粒比沒有經(jīng)過PAI樣品的晶粒要小得 多，這樣供C54晶相生成的成核點(diǎn)密度就

28、增加了。因此PAI方法在集成電路制造中被廣 泛應(yīng)用。另外，還有在Ti/Si界面加入雜質(zhì)、中間夾層以及非晶層等方法來促進(jìn)相變， 但終因其工藝兼容性、復(fù)雜性、以及新工藝本身帶來的新問題等原因，使人們對(duì)深亞微 米工藝的掛化物需求轉(zhuǎn)向沒有窄線條效應(yīng)的其它金屬桂化物，如CoSi,和NiSi«復(fù)&大學(xué)工程碩士學(xué)位論文圖1-3 0.18WB播寬上Co的saUcide工藝的柵結(jié)構(gòu)斷面SEK圖相對(duì)TiSiz來說，CoSi2有兩大缺點(diǎn)：其一是在獲得相同薄層電阻的情況下，CoSii要 消耗更多的Si(生成Inm的TiSi2的耗鞋量為0,9nm，而Iran的CoSi，的桂耗量為1.04nm): 其二

29、是Co不象Ti那樣能清除Si表面的自然氧化層，因此CoSi，的Salicide工藝對(duì)在 Co淀積之前Si的表面狀況十分敏感。其實(shí)CoSi,工藝的引入并未解決硅化物由于器件特 従尺寸持續(xù)減小所面臨的問題，只不過是將問題的焦點(diǎn)從TiSi2相關(guān)的橫向尺寸減小帶來 的影響轉(zhuǎn)移到CoSi,相關(guān)的縱向結(jié)深及多晶桂柵厚度減少帶來的影響。例如源漏區(qū)的PN 結(jié)漏電問題：（1)在Co淀積之前的各步工藝，例如：側(cè)墻刻蝕、屏蔽氧化層的腐燭以及 緊接著的Si表面清洗等可能對(duì)Si表面產(chǎn)生損傷的步驟都會(huì)導(dǎo)致后續(xù)的桂化過程產(chǎn)生的 結(jié)漏電增加20。在淀積Co之前對(duì)表面進(jìn)行適當(dāng)?shù)碾x子濺射清洗有助于減少前端處理對(duì) 掛化過程的影響1

30、7。在Co淀積之后立刻淀積Ti或m的覆蓋層可以大大降低Co對(duì)界 面沾污的敏感21»還有報(bào)道稱：使用高溫Co濺射，即Co金屬淀積是在45(rc左右的環(huán) 境中進(jìn)行，可以減少PN結(jié)漏電流。在這溫度下，Co淀積初始時(shí)，Co/Si就發(fā)生了反應(yīng)。 稱與傳統(tǒng)的CoSi,相比，用這種方法形成的CoSi:薄膜高溫穩(wěn)定性好。（2) CoSi,工藝在第 一步退火處理中還會(huì)在Si中形成“針刺”，它的形成或者不均勻的桂化反應(yīng)都會(huì)導(dǎo)致漏 電，加之Co的耗桂量大，因此隨著結(jié)深在亞0. iMm工藝代繼續(xù)減小，CoSi,的自對(duì)準(zhǔn)工 藝將面臨巨大的挑戰(zhàn)。所以當(dāng)線寬降到0.13WB以下時(shí)，CoSi,不再是自對(duì)準(zhǔn)工藝的理想

31、 材料，人們轉(zhuǎn)向研究和使用NiSi,因?yàn)樗畲蟮膬?yōu)點(diǎn)是耗硅量較小（生成Iran的NiSi 消耗0.82的Si)，有利于淺結(jié)的制備：但NiSi也有它致命的缺點(diǎn)：熱穩(wěn)定性差，所以 自對(duì)準(zhǔn)桂化物工藝一開始就沒有使用它。1.3 外延 CoSi-1外延CoSi2的特性和應(yīng)用眾所周知，單晶材料具有多晶材料所難以達(dá)到的特性。金屬桂化物也是如此。和多 晶桂化物相比，異質(zhì)外延生長(zhǎng)的單晶薄膜與多晶薄膜相比，薄膜的缺陷密度少，其電阻 率進(jìn)一步降低；薄膜中晶粒間界減少，使得薄膜具有更好的熱穩(wěn)定性；薄膜與襯底的晶 格匹配，使與掛有更為平整的界面因此外延金屬硅化物是在ULSI器件技術(shù)發(fā)展中可能 獲得應(yīng)用的新型薄膜材料。能

32、在Si襯底上外延的諸多種金屬掛化物中，CoSi2最引人注目，它不僅電阻率較低， 而且具有立方CaFi型結(jié)構(gòu)（見圖1-4,每個(gè)Co原子有8個(gè)最近鄰Si原子，位于Si原子 所組成的立方體的中心；每個(gè)Si原子有4個(gè)最近鄰的Co原子，位于Co原子所組成的正 四面體的體心)，晶格常數(shù)與桂接近（CoSi,: 0. 537n!B, Si: 0.543nm),室溫下晶格失配 率僅為1.2%,所以可以在單晶襯底上外延生長(zhǎng)CoSi,薄膜，與娃平面工藝有良好匹配。圖1-4 CoSi2晶體結(jié)構(gòu)0以復(fù)旦大學(xué);r程碩士學(xué)位論文先形成桂化物，然后將雜質(zhì)注入到其中，利用桂化物作為擴(kuò)散源SADS (suicide As Dif

33、fusion Source)將雜質(zhì)推進(jìn)到襯底桂中形成源、漏PN結(jié)；這一方法是近幾年發(fā)展起 來的形成淺結(jié)的新途徑，被認(rèn)為是形成0. iMm以下超淺結(jié)最可行的方法之一。但淺結(jié)本 身要求與其接觸的硅化物也要相應(yīng)很薄，通常由單一金屬與掛直接固相反應(yīng)得掛化物是 多晶結(jié)構(gòu)，當(dāng)厚度變薄時(shí)明顯地暴露出其界面起伏大，熱穩(wěn)定性差等缺點(diǎn)，高溫處理會(huì) 導(dǎo)致CoSi2層厚度的不均勻，嚴(yán)重時(shí)將發(fā)生“團(tuán)聚”現(xiàn)象，電阻率也會(huì)隨之增大而且由 于SADS工藝中雜質(zhì)是從掛化物中擴(kuò)散出來的，故硅化物與掛的界面起伏會(huì)導(dǎo)致結(jié)界面的 不平整，這將嚴(yán)重影響PN結(jié)的特性，ESADS是采用外延桂化物作為擴(kuò)散源的SADS技術(shù) 24,將使形成的源漏

34、接觸和柵極互連在低電阻率，高熱穩(wěn)定性，平整的界面等方面具 有更好的性能。采用外延CoSi-的ESADS技術(shù)形成的超淺結(jié)反向漏電流小，激活能較大，即產(chǎn)生的復(fù)合中心很少，在很寬的注入能量范圍都可以得到良好的二極管特性，有很好 的熱穩(wěn)定行和平整的界面22,23,在0.15m以下工藝的器件中有潛在的應(yīng)用前景。另外 Si (外延）/CoSi,(外延）/Si (單晶）異質(zhì)結(jié)構(gòu)還可以用于發(fā)展新型高速器件，例如MBT 和PBT等25。1.3.2外延CoSi2薄膜的制備技術(shù)異質(zhì)薄膜的生長(zhǎng)一般存在兩種擇優(yōu)晶向，即村底的晶向和具有最低自由能的晶向。當(dāng) 這兩種晶向相同時(shí)，比較容易外延生長(zhǎng)。CoSi,的具有最低自由能的

35、晶向是(111),所以 在掛(111)襯底上外延生長(zhǎng)比較容易，而在Si(100)上比較困難< 由于Si(lOO)襯底用作 制造CMOS集成電路（占整個(gè)集成電路市場(chǎng)95%以上）等器件，為使CoSi,在CMOS集成 電路中和新型器件中得到應(yīng)用，就必須找到Si (100)襯底上外延生長(zhǎng)CoSi,的可行方法。 人們對(duì)CoSi,的形成方法和膜的質(zhì)量作了大量的研究。早期由于實(shí)驗(yàn)條件的限制，在超高 真空(UHV)下用模板法生長(zhǎng)來減小錯(cuò)晶比例和提高外延質(zhì)量,分子束外延(Molecular Beam Epitaxy,簡(jiǎn)稱 MBE),模板法(Template method) 26，27，變速率分子束外延（M

36、M: Molecule Beam Allotaxy) 28,離子注入合成（IBS: Ion Beam Synthesis) 29,反 應(yīng)淀積外延（RDE: Reative Deposition Epitaxy)等都是行之有效的外延方法。而非UHV 固相反應(yīng)外延的CoSi,(100)/Si(100),特別是中間層誘導(dǎo)固相外延(InterlayerMediated Solid Phase Epitaxy,簡(jiǎn)稱IMSPE)方法取得相當(dāng)?shù)倪M(jìn)展，IMSPE是目前被廣泛研究的 雙層或多層薄膜結(jié)構(gòu)經(jīng)固相反應(yīng)生長(zhǎng)外延桂化物的方法*已采用的中間層物質(zhì)有 Ti30，31. Zr32 > Ta33, Ti/a

37、-Si 34, 35：!等，甚至在金屬和娃之間引入一薄層 SiCUx <2) 36, 37】也能促進(jìn)CoSi,在硅村底上的外延。其中Ti作為中間層的方法與目前超大規(guī) 模集成電路制造工藝有很好的兼容性，所以受到極大的關(guān)注*1.4 TIME固相外延和本論文內(nèi)容安排利用Co/Ti/Si三元固相反應(yīng)制備外延CoSi,是九十年代出現(xiàn)的一種新方法，它是 以Ti中間層來促進(jìn)CoSi2外延生長(zhǎng)，被簡(jiǎn)稱為TIME(Ti Interlayer Mediated Epitaxy) 技術(shù) Co/Ti/Si三元固相反應(yīng)早在A十年代己有人研究，但是Ti中間層對(duì)CoSi,薄膜的 生長(zhǎng)和結(jié)構(gòu)的影響未引起注意25 .19

38、90年Intel公司的Wei等利用淀積在Si襯底上的 Co/Ti雙層薄膜在氣氛下熱退火，反應(yīng)生成了 TiN/CoSi,/Si結(jié)構(gòu)，即在Si襯底上形成 了擴(kuò)散阻擋層/接觸層自對(duì)準(zhǔn)結(jié)構(gòu)38*隨后又發(fā)現(xiàn)這樣形成的CoSi,薄膜與Si襯底一樣 的外延趨勢(shì)39。與此同時(shí)，復(fù)旦大學(xué)曾對(duì)Co/Ti/Si三元固相反應(yīng)進(jìn)行了研究，也發(fā)現(xiàn)Co, Ti經(jīng)互擴(kuò)散和反應(yīng)形成TiN/CoSi:/Si結(jié)構(gòu)40,最簡(jiǎn)單的TIME方法是-在經(jīng)過嚴(yán)格的化學(xué)清洗并用稀釋的HF漂洗（去除表面氧化 層）過的Si襯底上利用濺射或者蒸發(fā)的方法連續(xù)淀積適當(dāng)厚度的Ti和Co膜，然后在N, 氣氛中經(jīng)5001000*0熱退火后，Co、Ti層發(fā)生翻

39、轉(zhuǎn)，形成外延的CoSiz/Si結(jié)構(gòu)，并在 表面形成一薄層TiN。一般認(rèn)為Ti具有兩方面的作用25: Ti具有還原作用，可以清除 桂襯底表面的殘余氧化物，為Co、Si反應(yīng)提供原子級(jí)清潔的表面；Ti作為擴(kuò)散阻擋層， 調(diào)節(jié)Co、Si互擴(kuò)散和反應(yīng)速率，促進(jìn)晶格的有序生長(zhǎng)，有利于形成電學(xué)特性更好的外延 CoSi2薄膜。Ti作為擴(kuò)散阻擋層的作用表現(xiàn)在退火初期，Ti和Co、Si、0等發(fā)生反應(yīng)， 生成一些瞬態(tài)相，這些相可以起到擴(kuò)散阻擋層的作用。擴(kuò)散阻擋層控制了 Co向Si中擴(kuò) 散的速度，并限制Si向外擴(kuò)散。但由于實(shí)驗(yàn)條件不同，不同的研究者認(rèn)定的擴(kuò)散阻擋層 不同，如Ogam等用TEM觀察到反應(yīng)初期，襯底界面處有

40、一層非晶的Ti-Si"Co結(jié)構(gòu)，直 至800-C退火仍為消失。Kim等觀察到一層三元娃化物Ti疋OaSi的生成，隨著溫度升高， 該層分解，從而控制了 Co、Si反應(yīng)速度，有利于外延生長(zhǎng)：Selinder等用原位XRD方 法觀察到有尖晶石結(jié)構(gòu)的CoJiO,層生成，認(rèn)為該CcHTi04的生成既清潔了襯底表面的自然 氧化層，又作為擴(kuò)散阻擋層，促進(jìn)CoSi:外延生長(zhǎng)。正如前面所述，無論在電學(xué)特性或高溫穩(wěn)定性方面，外延CoSi,比多晶CoSi,有明顯 的優(yōu)勢(shì)*有許多研究報(bào)道稱：外延硅化物尤其是CoSiz最有望應(yīng)用于深壓微米接觸和互連 技術(shù)中。但是由于較多原因，外延CoSi,尚未進(jìn)入U(xiǎn)LSI技術(shù)

41、的實(shí)際應(yīng)用。不少CoSi,的外 延技術(shù)和目前常規(guī)的CMOS制造工藝不相容。中間層誘導(dǎo)固相外延尤其是TIME外延技術(shù) 與ULSI的CMOS工藝有很好相容性，并可形成自對(duì)準(zhǔn)桂化物接觸和互連結(jié)構(gòu)，因此是最 有希望能在超大規(guī)模集成電路制造工藝中得到實(shí)際的應(yīng)用鑒于用TIME方法制備的外延CoSi,在目前的CMOS工藝有潛在的應(yīng)用前景。本論文首 先利用TIME外延技術(shù)在八英寸桂片上制備異質(zhì)外延CoSi,、然后與公司標(biāo)準(zhǔn)0.18Wn工藝 基準(zhǔn)線條件相匹配、最后利用外延CoSii作為Silicide在公司八英寸生產(chǎn)線上進(jìn)行實(shí)際 的流片實(shí)驗(yàn)。(1) 論文第二章主要是利用TiN作覆蓋層的Co/Ti/Si三元固相反

42、應(yīng)，在Si(100) 襯底上進(jìn)行制備外延CoSi:實(shí)驗(yàn).借助四探針法、掃描電子顯微鏡（SEM)、透射電子顯微 鏡（TEM)、X射線衍射法（XRD)技術(shù)分析和研究了薄膜的高溫穩(wěn)定性、薄膜厚度及與襯 底的界面狀況、以及薄膜的膜質(zhì)情況。并且與公司基準(zhǔn)線條件進(jìn)行了匹配，確定隨后流 片的工藝條件。(2) 論文第三章對(duì)公司0.18Wn標(biāo)準(zhǔn)工藝作一簡(jiǎn)單介紹，利用前面匹配的結(jié)果在實(shí)際 O.lSMffl工藝測(cè)試片上進(jìn)行分割實(shí)驗(yàn)，對(duì)圖形片上的電參數(shù)測(cè)試結(jié)果作分析、比較、研究 和討論丨第二章利用三元固相反應(yīng)制備外延CoSi釆用TIME方法可以得到導(dǎo)電性能和高溫穩(wěn)定性良好的、界面平整的外延CoSi,薄旗， 外延薄膜是

43、通過Ti中間層對(duì)Co、Si互散的阻止作用來控制參與Co、Si反應(yīng)的原子濃 度，即反應(yīng)速率來實(shí)現(xiàn)的；Ti參與形成擴(kuò)散阻擋層的作用在前面一章中表述過關(guān)于利 用Co/Ti/Si三元固相反應(yīng)在Si (100)襯底上制備外延CoSi:報(bào)道有很多，但真正在八 英寸桂片上利用此法制備外延CoSi,的報(bào)道卻幾乎沒有。作者在兼顧公司基準(zhǔn)線工藝參數(shù) 的同時(shí)，作了以下的實(shí)驗(yàn)。2.1樣品制備工藝簡(jiǎn)介八寸掛片襯底選用電阻率為8-的單晶P型Si noo)。參考公司標(biāo)準(zhǔn)0.18rtn 的salicide工藝流程，制定了適用于生產(chǎn)線的外延CoSi:制備流程-1. 光片清洗：用LAL30藥液進(jìn)行清洗，它是緩沖氛氟酸的一種，成分

44、：0.26«NHJ1F2和 16.8%NHF,刻蝕速率較小但有很好的均一性(對(duì)熱氧約19A/Diin),般用于silicide 模式自然氧化膜的去除，也稱為PVD工藝的前處理。2. 片盒交換：為了防止Co沾污，生產(chǎn)線上一般用不同顏色的片盒進(jìn)行分開管理-3. 金屬薄膜淀積：在Endura5500設(shè)備（美國應(yīng)用材料公司制）上用PVD法在各個(gè)腔 分別淀積Ti 40A、Co lOOA和TiN lOOA (作為覆蓋層)4. 第一次快速熱退火：用Centiira5200設(shè)備（美國應(yīng)用材料公司制)，在SslmlOWN,、 溫度600X：、工藝時(shí)間90s的條件中進(jìn)行快速熱退火.5. 選擇刻燭：在含有

45、SPM和A的藥液清內(nèi)進(jìn)行選擇腐燭，把沒有進(jìn)行掛化反應(yīng)的金 屬腐蝕了，留下有用的娃化物。SPM成分H:S0,:HA=5:1 ； APM成分： NaOH:HA:H,0=l ： 1:5:刻蝕速率：SPM 對(duì) Co 大于 500A/inin; APM 對(duì) Co 幾乎為 OA/min 而對(duì)Ti或TiN為3040A/raiiu6. 第二次快速熱退火：用Centura5200設(shè)備，在5slin100% 溫度850"C、工藝時(shí) 間30s的條件中進(jìn)行快速熱退火，生產(chǎn)線上的傳統(tǒng)silicide工藝條件與以上條件有很大不同，主要是表現(xiàn)在兩次快速熱退 火的溫度方面。復(fù)口人學(xué)T程碩丨學(xué)位論文2. 2實(shí)驗(yàn)結(jié)果分

46、析2. 2.1薄膜結(jié)構(gòu)和形貌分析Tin lOOA/Co lOOA/Ti 40A/si結(jié)構(gòu)樣品經(jīng)上述工藝后形成的娃化鈷作了 TEM分析和 確認(rèn)，見圖2-1所示。與Co、Si直接反應(yīng)生成的CoSi2薄膜（圖2-2所示）相比CoSi, 薄膜與Si襯底之間有著非常平整的界面，在整個(gè)CoSi2區(qū)域內(nèi)均勾，無晶粒間界；圖2-3 表明了三元固相反應(yīng)形成的CoSiz膜表層含有Ti的成分： 圖2-1三元固相反應(yīng)形成的CoSi2的TEM照片 圖2-2 Co、Si直接反應(yīng)生成的CoSi2的TEM照片Elefeight%Atomic/O.K9.319.6Si K42.751.5Ti K9.56 7Co K38 522

47、.1Total100100Co:Si:Si63.8Ti831.Total 100100:Si=l: Ti i元固相反應(yīng)形成的CoSiz表層成分分析 EleWeightAtomicO.K7.515.4Si K54.363.4Ti K00Co K38.221.2Total100100Co: Si:EleWeight %Atonic%O.K2.65.6Si K56.870.4Ti K00Co K40.724Total100100Co:Si: Co, Si直接反應(yīng)生成的CoSit表層成分分析 -n-2.2.2 XRD 表征為了確定樣品經(jīng)85(rC/30s高溫退火后反應(yīng)物的物相和晶取向,作者測(cè)定了兩種不

48、同 樣品結(jié)構(gòu)的XRD圖譜。我們知道樣品存在一定的晶格結(jié)構(gòu)，從而使入射的CuKa射線以一 定角度出射，產(chǎn)生衍射譜。測(cè)量采用02 0掃描方式，由下面2-1公式可計(jì)算得不同結(jié) 構(gòu)、不同晶向的晶格常數(shù)d,來研究薄膜的相形成、結(jié)構(gòu)及結(jié)晶情況。2dsine = A (2-1)圖2-5為有Ti作為中間調(diào)制層的樣品，圖2-6是Co、Si直接反應(yīng)生成CoSi2的樣品 作為參考品。圖2-5所示的譜中只出現(xiàn)了與Si (100)襯底晶向一致的CoSi2 (100)系列 衍射峰，與Co、Si直接反應(yīng)得到的包含多晶面衍射的CoSis薄膜XRD譜比較，采用該法 得到的CoSi:薄膜顯示具有外延單晶衍射性質(zhì)；另外可以看出表層

49、念有Co,TLSi合佘。(00 寸)g!soow(00寸)！w (s )neook00z;)z!so320 0 0 6 2 8 J 1(sdo)A】！suelul280 240 20040020 40 60 80 100 1202G( deg.)2-5 Co (lOOA) /Ti (40A) /Si 結(jié)構(gòu)樣品經(jīng) 60(rC/90s 和 850XV30s 兩次退火后的 XRD 譜復(fù)旦大學(xué)工程碩士學(xué)位論文U-40 00 0 0 040 020406080 100 12020( deg.)圖21是Co (1 lOA) /Si結(jié)構(gòu)樣品經(jīng)460"C/90s和825'C/30s兩次退火后

50、的XRD譜2.2.3熱穩(wěn)定性比較與分析考慮到silicide在實(shí)際生產(chǎn)線上應(yīng)用時(shí)一般是先經(jīng)過離子注入等工藝形成源、漏PN 結(jié)，然后淀積金屬，反應(yīng)形成掛化物。所以在集成電路制造中，硅化物是與重?fù)诫s的P 型或N型的Si反應(yīng)形成的。本實(shí)驗(yàn)中作者在研究?jī)煞NCoSi,的熱穩(wěn)定性時(shí)，分別在四種 不同摻雜濃度的Si襯底上進(jìn)行實(shí)驗(yàn)比較。110 g .oou(00寸)！(ONS )zlsoo -4(sd;>)AJjsu®lul6(i)s!s03 I(m )s!soo(SS寸)！S03圖中P+襯底是在淀積金屬前，先在N型襯底上進(jìn)行條件為B75keV/3E15ions/cm的 硼離于注入而形成的，濃

51、度大約為3E21 ions/cm'；而N+襯底的形成是在P型襯底注入 AsV50keV/5EI5ions/cni2的神離子，濃度大約為6. 25E21ions/cni這些注入條件都是參 考公司0.18Wn標(biāo)準(zhǔn)工藝而定的，可以模擬silicide形成時(shí)實(shí)際情況。另外P和N"就是P 型和N型Si襯底，四個(gè)實(shí)驗(yàn)都是采用熱累積的方法 < 即一枚桂片在不同溫度連續(xù)退火， 工藝時(shí)間都為30秒)，用四探計(jì)法測(cè)量各CoSiz的薄膜電阻（桂片面內(nèi)測(cè)9點(diǎn))，觀察其 變化情況。 15.0 5 0 5 3 2 2 1(bs/u )soue芯！sej-Poly- CoSi -Ept- CoSi0

52、900 1000 1100 1200 Annealing temperature( deg)rLLr>_._I_I_1_I_1_Iooo oooooo o 5 o o 8 6 4 2 4 3 3 1(bs/u )souels!s®J 19SL1SCoSi -O-Epi- CoSi8001 底上髙溫穩(wěn)定性比較900 1000 1100 1200 Annealing temperature( deg.)800圖2-8 N襯底上高溫穩(wěn)定性比較復(fù)旦大學(xué);r程碩士學(xué)位論文800 900 1000 1100Annealing temperature( deg)(_bs/c3 )90ueJS

53、!seJlsLjw圖2"9 P-襯底上髙溫穩(wěn)定性比較 4 nn, - Vr-"“廣V 0 0 8 6 4 2 o«>J o 1I 1Cbs/G )30uels;s3.l 的900 1000 1100 1200 Annealing temperature( deg.)圖2-10 (Ot底上高溫穩(wěn)定性比較復(fù)曰_大學(xué)工程碩士學(xué)位論文Poly- CoSI Epi- CoSi;900 1000 1100 1200 Annealing temperature( deg.)o o o o oo 5 5 o 5 4 3 1 1-bs/o )30uss!saJ 33L|奶圖2

54、-11 fT襯底上高溫穩(wěn)定性比較（第二次實(shí)驗(yàn)）-19- 從以上四張對(duì)比圖可以看出，在廣、p-、N"三種襯底上的多晶CoSi，當(dāng)溫度升到105trc 時(shí)，薄膜的電阻明顯升高，有的比低溫時(shí)升高好幾十倍；而外延CoSi,在1050'C時(shí)反而 薄層電阻下降，說明外延經(jīng)高溫退火后，外延質(zhì)量得到了提升。實(shí)驗(yàn)結(jié)果表明外延CoSi, 比多晶CoSi:熱穩(wěn)定性好。另外我們從圖可以看到，在If襯底上的多晶CoSi2的熱穩(wěn) 定性（從溫度上看）比在另外三種襯底上的提高了 5(rc;而外延CoSi,在1150TC時(shí)就開 始變得不穩(wěn)定了。為了避免實(shí)驗(yàn)結(jié)果的偶然性，我們?cè)贜+襯底上又作了一次實(shí)驗(yàn)，結(jié)果 如

55、圖2-11所示，與前一次的實(shí)驗(yàn)結(jié)果基本一致*在P型襯底注入大劑量As雜質(zhì)，從而形成fT襯底。對(duì)于多晶CoSi:，As有阻止 CoSi,形成的作用,濃度越高越顯著;高濃度的As使CoSiM成核中心減少,導(dǎo)致最終CoSi, 的晶粒變小，根據(jù)薄膜發(fā)生團(tuán)聚的過程，晶粒越小薄膜的熱預(yù)算越高，所以薄膜熱穩(wěn)定 性增強(qiáng)。而對(duì)于單晶的CoSi:薄膜，由于As對(duì)TiSi,形成的阻礙作用以及重離子注入時(shí)對(duì) 襯底晶格的破壞作用，導(dǎo)致單晶的質(zhì)量有所下降，所以CoSi:簿膜的熱穩(wěn)定性變差2.2.4外延(：0312的形成過程在Co/Si固相反應(yīng)中，隨著溫度的不斷升髙，桂化物的生成相序?yàn)椋篊ozSi CoSi CoSU.在C

56、oSi和CoSi,形成過程中，Co是運(yùn)動(dòng)粒子；而在CoSi形成過程中，Si是運(yùn)動(dòng) 粒子。但是在Co/Ti/Si系統(tǒng)中，由于一薄層Ti的插入使得原子的擴(kuò)散行為變得復(fù)雜。在這系統(tǒng)中，由于Ti的桂化物的生成溫度高于Co的硅化物的生成溫度，因此在反應(yīng)中， 如果選擇合適的Co/Ti比，在桂界面處總是先生成Co的娃化物，表現(xiàn)出Co、Ti層的翻 轉(zhuǎn)。在Co/Ti/Si熱退火過程中發(fā)生Co、Ti、Si、0多種原子的強(qiáng)烈互擴(kuò)散，Co原子越過 Ti層向襯底擴(kuò)散的同時(shí)，存在Si原子的外擴(kuò)散，并且集中于Co層中，同時(shí)被Ti還原的 界面0與Ti 一起向表面擴(kuò)散。可以認(rèn)為，Co和Si, Ti和0之間分別具有強(qiáng)烈的親和性，

57、 并且Si和Co的親和性顯著高于Si和Ti41。這是由于Co, Si之間有著十分接近的原 子半徑（Si 0,117nin，Co-0.116nm, Ti-0.132mn)和電負(fù)性 <Sil. 74eV, Co_1.7eV， Ti-1.32eV) ,Co和Si的這種親和性決定了 Co/Ti/Si三元固相反應(yīng)中原子擴(kuò)散和結(jié)合的 特點(diǎn)。CoSi2外延生長(zhǎng)的內(nèi)在機(jī)制仍然在研究階段，但可以肯定這是一個(gè)熱力學(xué)和動(dòng)力學(xué)因 素共同作用的過程。一般文獻(xiàn)報(bào)道，滿足以下兩個(gè)條件的制備方法，比較容易得到CoSi2 的外延生長(zhǎng).(1) Co原子淀積在Si (100)襯底上，然后與之反應(yīng)的過程中，Co原子供給的速率小 于Co原子的消耗即參與反應(yīng)的速率，將產(chǎn)生外延生長(zhǎng)。(2) 越過Co、Si反應(yīng)中間相的結(jié)構(gòu)，即不經(jīng)過富Co相的Co3i和CoSi,直接形成 CoSi,結(jié)構(gòu)，有利于其外延生長(zhǎng)，但這點(diǎn)還處于討論階段。2. 3本章小結(jié)在八英寸桂片上利用有Tin覆蓋層的TIME方法成功制備了外延CoSi,，通過透射電子 顯微鏡（TEM)、X射線衍射法（XRD)技術(shù)及四探針法分析和研究了薄膜厚度及與襯底的 界面狀況、薄膜的膜質(zhì)情況以及簿膜的高溫穩(wěn)定性，(1) 利用TEkf確認(rèn)了CoSi,與Si界面情況，外延CoSi:顯