等效性驗證工具進(jìn)行大規(guī)模FPGA驗證探討

1、等效性驗證工具進(jìn)行大規(guī)模 FPGA 驗證探討 楊文強 門永平 丁宗杰(中國空間技術(shù)研究院西安分院 , 西安 710000摘 要 文章分析了 FPGA 設(shè)計驗證的一般流程 , 并以等效性驗證原理為基礎(chǔ) , 結(jié)合等效性驗 證工具 , 探討了大規(guī)模 FPGA 設(shè)計驗證的工作流程及具體實施過程 , 對優(yōu)化 FPGA 設(shè)計驗證流程給 出了建設(shè)性建議 。關(guān)鍵詞 邏輯等效性 FPGA 形式化驗證0引 言現(xiàn)場可編程門陣列 (FPGA 器件以其開發(fā)周期 短 、 設(shè)計成本低 、 可實時在線檢驗等優(yōu)點 , 在復(fù)雜系 統(tǒng)電子設(shè)備中得到了廣泛的應(yīng)用 。 然而 , 隨著 FP-GA 設(shè)計規(guī)模的不斷增大 , 測試和驗證的重

2、要性也 日益明顯 1, 這使得探索有效的 FPGA 設(shè)計驗證方 法的重要性也日益突出 。按常規(guī)的 FPGA 驗證流程 、 驗證方法進(jìn)行大規(guī) 模 FPGA 驗證工作 , 其所耗的工時逐漸使人無法忍 受 。 文章介紹了運用 Cadence 公司 Conformal 形式 化驗證工具對 Xilinx 公司 FPGA 進(jìn)行等效性驗證的 概念以及基本的操作流程 , 并對常規(guī) FPGA 驗證流 程以及加入等效性驗證后的驗證流程進(jìn)行比較 , 說 明等效性驗證可極大程度加速大規(guī)模 FPGA 驗證工 作 。1常規(guī) FPGA 設(shè)計驗證流程通常在設(shè)計過程中所遵循的設(shè)計驗證流程基本 包含以下步驟 :(1 設(shè)計輸入設(shè)計

3、者完成系統(tǒng)的體系和功能的描述 。(2 前仿真前仿真也就是功能仿真驗證 , 主要目的是利用 仿真工具檢驗設(shè)計的功能是否正確 。 前仿真過程能 及時發(fā)現(xiàn)設(shè)計中的功能性錯誤 , 盡早地發(fā)現(xiàn)問題 , 加 快設(shè)計進(jìn)度 。(3 邏輯綜合綜合是把設(shè)計者所描述的設(shè)計輸入以及設(shè)計約 束條件 , 優(yōu)化翻譯成最基本的與或非門的連接關(guān)系 , 輸出網(wǎng)表文件供 FPGA 廠家的軟件進(jìn)行實現(xiàn)和布局 布線 。(4 布局布線此階段完成所選器件內(nèi)部功能單元的實際連接 與映射 , 該過程加入了器件內(nèi)部位置信息以及相應(yīng) 的器件內(nèi)部線延遲信息 , 其輸出的網(wǎng)表所含的時延 信息較綜合階段輸出的網(wǎng)表更為接近實際工作情 況 。(5 時序驗證

4、此階段的工作目的是使設(shè)計滿足時序要求 。 時 序驗證的方法主要有時序分析和后仿真 。 時序分析 根據(jù)設(shè)計者所施加的時序約束以及布局布線后的網(wǎng) 表分析整個器件內(nèi)部的時序在各種工況下是否正 常 。 后仿真中將布局布線后的時延信息反標(biāo)到設(shè)計 中去進(jìn)行仿真 , 一般工具默認(rèn)的均為最差工況下的 仿真 , 其結(jié)果為最嚴(yán)酷工作條件下的輸出 。(6 板級確認(rèn)將工具生成的最終目標(biāo)文件下載或固化到實際 562011年第 1期空間電子技術(shù)SPACE ELECTRONIC TECHNOLOGY收稿日期 :20100127; 修回日期 :20100415應(yīng)用的硬件電路中去 , 使用儀器設(shè)備確認(rèn)設(shè)計所實 現(xiàn)的功能是否正確

5、 。目前隨著設(shè)計的規(guī)模越來越大 , 設(shè)計者對工具 綜合 、 布局布線過程所進(jìn)行的影響已經(jīng)越來越小 , 很 難從電路的底層對設(shè)計施加影響 。 設(shè)計者一般都是 施加一些工具所支持的設(shè)計約束 , 主要還是依賴設(shè) 計工具完成自動綜合以及布局布線過程 2。 以上流程中 , 時序驗證后仿真時 , 由于反標(biāo)了布 局布線后的時延信息 , 其既包含了門級時延 、 又包含 了線延時 , 能較好地反映芯片的實際工作情況 。 但 是仿真過程所耗時間會隨著設(shè)計的復(fù)雜度以及需要 仿真的時間直線上升 3。 并且 , 如果仿真過程需要 反復(fù)進(jìn)行 , 工作量更加不可忍受 。 因此 , 整個時序仿 真過程會占用設(shè)計者相當(dāng)多的設(shè)計

6、驗證時間 。2邏輯等效性檢查的概念和作用目前設(shè)計中無法根據(jù) FPGA 設(shè)計驗證流程依次 進(jìn)行各環(huán)節(jié)一致性的比對 , 只能通過各階段仿真驗 證實現(xiàn) 。 只有耗費大量時間才能確認(rèn)一個設(shè)計在各 個設(shè)計階段是否正確 。 如果在最耗時的后仿真階段 前將此前環(huán)節(jié)可能引入的差錯盡可能的發(fā)現(xiàn) , 則可 及早消除或及早發(fā)現(xiàn)問題 , 將會節(jié)省大量的后仿真 驗證時間 , 提高驗證水平 。等效性驗證工具采用數(shù)學(xué)方法直接比對各階段 網(wǎng)表的一致性 , 從而可以幾乎省去各網(wǎng)表動態(tài)后仿 真這項非常耗時的工作 。 其基本思想是 , 對于做比 對的兩個網(wǎng)表 , 如果對于所有可能的輸入其輸出也 一致 , 則證明輸入輸出間的組合邏輯

7、正確 , 即網(wǎng)表一 致 。以下對驗證過程做簡要說明 :第一步 :讀取網(wǎng)表將待比對的兩個網(wǎng)表分別定義為 golden (經(jīng)驗 證的 和 revised (待修訂的 網(wǎng)表 , 由等效性驗證工 具讀取 。 根據(jù) golden 網(wǎng)表來核對其他設(shè)計網(wǎng)表 (綜 合后網(wǎng)表 、 布局布線后網(wǎng)表 。 設(shè)計流程中任何階 段生成的網(wǎng)表都可以用作 golden 網(wǎng)表 , 如綜合前網(wǎng) 表 、 布局布線后網(wǎng)表 。 不過 , RTL 網(wǎng)表 (RTL 代碼 是最常被采用的 golden 網(wǎng)表 , 其測試的覆蓋率可以 達(dá)到 100%。第二步 :設(shè)置關(guān)鍵點遵循等效性驗證的基本思想 , 驗證工具把網(wǎng)表 劃分成許多基本的小段 , 稱

8、為 “ 邏輯錐 ” 。 如果所有 的邏輯錐等價 , 則整個網(wǎng)表等價 。 邏輯錐的輸入輸 出就是關(guān)鍵點 , 如圖 1所示 。 關(guān)鍵點主要由網(wǎng)表的 基本輸入輸出 、 觸發(fā)器 、 寄存器 、 黑盒子等元素構(gòu)成 。圖 1關(guān)鍵點映射圖第三步 :映射關(guān)鍵點等效性驗證工具會根據(jù)名稱或功能將兩個網(wǎng)表 對應(yīng)的關(guān)鍵點進(jìn)行關(guān)聯(lián) , 從而劃分出相應(yīng)的組合邏 輯 , 如圖 2所示 。圖 2映射后組合邏輯關(guān)系圖第四步 :比對驗證工具按照數(shù)學(xué)方法給邏輯錐輸入激勵 , 比 對輸出 , 從而驗證邏輯錐的等價性 。 如果所有邏輯 錐都等價 , 則兩個網(wǎng)表等效 。 否則 , 調(diào)試非匹配點 , 確認(rèn)問題 , 修改設(shè)計 , 再次進(jìn)行比

9、對 。3Xilinx 芯片邏輯等效性檢查以下將介紹使用 Cadence 的等效性驗證工具 Conformal-XL 對 Xilinx 公司 FPGA 進(jìn)行邏輯等效性 檢查的基本流程 。Conformal-XL 工具用數(shù)學(xué)方法直接比對各階段 的網(wǎng)表 (邏輯綜合 、 布局 /布線 、 參數(shù)提取反標(biāo) 與 Golden RTL 代碼在功能上的一致性 。 整個流程所66空間電子技術(shù) 2011年第 1期使用的各個階段網(wǎng)表均為 v 或 vhd 格式 , 成為標(biāo)準(zhǔn)格式網(wǎng)表 4。 對于 edif /edn網(wǎng)表以及其他格式的網(wǎng) 表 , 均需要用各器件廠家設(shè)計流程中所帶工具轉(zhuǎn)化 為標(biāo)準(zhǔn)格式 。Xilinx 設(shè)計使用

10、 Conformal 工具所能進(jìn)行的形 式驗證如圖 3所示 。圖 3Xilinx /Conformal形式驗證對于 Xilinx /Conformal形式驗證 , 可使用以下驗證點 :RTL :綜合前設(shè)計代碼 , 通常用作參考網(wǎng)表 ; Post-NGDBuild :等效于綜合前網(wǎng)表 , 包含門級 SIMPRIM 單元 ;Post-MAP :在這個階段 , 設(shè)計已經(jīng)被 Xilinx 的實現(xiàn)工具映射到目標(biāo)板上了 , 但是還沒有布線 ;Post-PAR :在這個階段 , 設(shè)計已經(jīng)布局布線完 全 , 此時的結(jié)構(gòu)化網(wǎng)表已經(jīng)與芯片內(nèi)的頁面很相像 了 ?？梢栽谏厦嫒我鈨蓚€設(shè)計點間做邏輯等效性驗證 。 如 R

11、TL vsPost-NGDBuild , RTL vsPost_MAP, RTL vsPost_PAR等 。以上各個不同設(shè)計節(jié)點間的邏輯等效性驗證 ,在參考設(shè)計正確的前提下 , 可以在早期就發(fā)現(xiàn)綜合 過程以及布局布線過程中可能引入的錯誤 。同時 , 考慮在第 2節(jié)所述的設(shè)計驗證流程 , 對于 一個完全同步的 FPGA 設(shè)計 , 詳細(xì)的時序分析加上 布局布線后設(shè)計網(wǎng)表與 RTL 網(wǎng)表進(jìn)行等效性檢查 , 幾乎可以替代耗時耗力的布局布線后仿真工作 , 從 而極大地節(jié)約開發(fā)驗證時間 。 對于一些后仿真階段 需要仿真秒級以及更長時間的設(shè)計 ,如果進(jìn)行后仿 真 , 仿真時間將直接以周或月計或更長時間 ;

12、而邏輯 等效性驗證配合完備的時序分析 , 基本上在 1周內(nèi) 即可完成工作 , 其無論對于縮短整個設(shè)計流程還是替代后方真工作 ,都有極大的意義 。 4等效性驗證的局限性如果使用 Xilinx 設(shè)計和 Conformal LEC 作邏輯 等效性驗證 ,必須注意在設(shè)計過程中避免使用以下 設(shè)計方法 , 否則 , 將無法順利完成邏輯等效性驗證過程 。Conformal LEC 不支持由綜合工具推斷綜合出 的 RAM 資源驗證 , 因為形式驗證工具很難在設(shè)計 網(wǎng)表中給推斷綜合出的部件找到一個合適的比對 點 。Conformal LEC 不支持含有 retiming 選項的綜合 網(wǎng)表驗證 。 在 retim

13、ing 時 ,綜合工具為了獲得較好 的時序結(jié)果會重新調(diào)整邏輯 , 這給驗證工具尋找比 較點帶來了困難 。 形式化驗證不能正確進(jìn)行 。如果在實現(xiàn)時選中 “ bp ” 選項 , 形式驗證不能 正確進(jìn)行 ?！?bp ” 選項會將邏輯壓入到未使用的RAM 塊中 , 這一變化使得邏輯等效性驗證不能進(jìn) 行 , 因為形式驗證工具看不到 RAM 塊內(nèi)部的東西 。5結(jié)束語綜上所述 , 通過等效性檢查使用 , 確保 FPGA 開發(fā)過程中的 RTL 級與映射后網(wǎng)表的一致性 、 確保與 PAR 后網(wǎng)表的一致性 , 借助時序分析 , 可代替同步 設(shè)計電路的后仿真工作 , 極大縮短仿真時間 , 提升研 發(fā)效率 。參考文獻(xiàn)

14、1朱明程 , 熊元嬌 Actel 數(shù)字系統(tǒng)現(xiàn)場集成技術(shù) M 北京 :清華大學(xué)出版社 ,20042蔣昊 , 李哲英 基于多種 EDA 工具的 FPGA 設(shè)計流程J 微計算機信息 (嵌入式與 SOC 2007, 23(11-2 3Bergeron JWriting testbenchesKluwer Academic Pub-lishersNew York , Boston , Dordrecht , London , Moscow 4Hamid M , Totong YXilinx /Verplexconformal verifica-tion flowXilinx XAPP4132001(下轉(zhuǎn)

15、第 75頁 762011年第 1期 楊文強 等 :等效性驗證工具進(jìn)行大規(guī)模 FPGA 驗證探討與技術(shù)學(xué)院 , 研究方向為微電子材料與技術(shù) 。 主要 從事微波集成電路制作和射頻 MEMS 制作研究 。王平 1973年生 , 畢業(yè)于西安電子科技大學(xué)電子工程學(xué)院 ,高級工程師 , 研究方向為微電子材料與 技術(shù) 。 主要從事微波集成電路制作和射頻 MEMS 制作研究 。Study of Fabrication Technology of RF MEMS in ParallelWang ShanshanWang Ping(China Academy of space Technology (Xi'

16、;an , Xi'an 710000, China Abstract Fabrication technology of RF MEMS switch in parallel connection is discussed in this paperThedouble-end fixed bridge structure is used in this switchThe fine lithograph process of co-planar wave-guide figure is discussed through experimetsFinally , the growth o

17、f the positive pastern sacrificial layer and its released method af-fect the performance of switches are also discussedKey wordsRF-MEMS Switches Lithograph Sacrificial layer(上接第 67頁 作者簡介楊文強 1978年生 , 畢業(yè)于西安電子科技大學(xué) , 碩士 , 工程師 。 主要研究方向為 FPGA 工程化 、 FPGA 測試驗證等 。門永平 1975年生 , 畢業(yè)于西北工業(yè)大學(xué) , 碩士 , 高級工程師 。 主要研究方向為

18、 FPGA 工程化 、 軟件工程化 、FPGA 測試驗證等 。 丁宗杰 1981年生 , 畢業(yè)于西北工業(yè)大學(xué) , 碩士 , 助理工程師 。 主要研究方向為 FPGA 測試驗證 等 。Large-scale FPGA Verification with Equivalence Checking ToolYang WenqiangMen YongpingDing Zongjie(China Academy of Space Technology (Xi'an , Xi'an 710000, China Abstract This paper analyzes the general process of FPGA design verification , and discusses the work flowand implementation process of larg