基于CPLD的頻率測量計

1、 . . . 畢業(yè)設計（論文）題目 基于CPLD的頻率測量計 系 別 電氣工程系 專 業(yè) 電氣自動化技術(shù) 班 級 電自10-2班 畢業(yè)設計（論文）任務書電氣工程系 2013 屆 電氣自動化技術(shù) 專業(yè) 畢業(yè)設計（論文）題目基于CPLD的頻率測量計校（外）指導教師職稱工作單位與部門聯(lián)系方式雯副教授電氣工程系一、題目說明（目的和意義）：數(shù)字頻率計是工程上常用的一種儀表，用于對信號源輸出的頻率、周期等參量進行測量。本課題所設計的數(shù)字頻率計可對方波、正弦波的參量進行測量，要求測量頻率圍較大，測試誤差較高。通過對“基于CPLD的數(shù)字測量計”這一課題的設計，是學生進一步學習和掌握電子產(chǎn)品的設計、微

2、機控制技術(shù)等綜合知識的應用，進行以可編程邏輯器件為控制核心的檢測系統(tǒng)設計，培養(yǎng)理論聯(lián)系實際的能力，培養(yǎng)解決實際問題的能力。二、設計（論文）要求（工作量、容）：1.設計任務以可編程邏輯器件為控制核心，設計一個數(shù)字顯示的簡易頻率計。2.技術(shù)指標測量圍：0.5-5V測量頻率：1Hz-1MHz 測量誤差：0.1%3.設計容（1）以可編程邏輯器件為控制核心；（2）設計系統(tǒng)主電路；（3）設計檢測電路，測量信號類型為方波、正弦波；（4）脈沖寬度測量；（5）設計一個6為系統(tǒng)顯示電路，能循環(huán)顯示測量值。（6）設計軟件流程框圖并編寫主程序清單；4.設計成果（1）畢業(yè)設計報告字數(shù)1.5至2萬字；（2）畫11#的系統(tǒng)

3、硬件電路圖；（3）根據(jù)檢測參數(shù)要求，設計檢測電路并說明設計原理；（4）顯示電路有限流電阻的定量分析計算 三、進度表日期容20122013學年秋第十五周第十六周第十七周第十八周第十九周第二十周20132014學年春第一周第二周查閱、消化資料?？傮w方案論證、方案設計。硬件線路設計。硬件電路分析、參數(shù)計算。撰寫論文、準備答辯資料。撰寫論文答辯答辯完成日期 2013 年 1 月 10 日答辯日期 20 年 月 日 月 日四、主要參考文獻、資料、設備和實習地點與翻譯工作量： 1. 胡漢才.單片機原理與接口技術(shù).:清華大學，20042. 涵芳 .MCS-51/96系列單片機原

4、理與應用.:航空航天，20053. 黃正瑾.電子設計競賽賽題解析.東南大學,20034. 競賽組委會.第五屆全國大學生電子設計競賽獲獎作品選編.:理工大學教研室意見：同意教研室主任（簽字）：王淑紅2012 年 12 月 29 日系審核意見：同意系主任（簽字）：周征2012 年 11 月1 日注：本任務書要求一式兩份，一份打印稿交教研室，一份打印稿交學生，電子稿交系辦。摘 要本文提出了一種基于CPLD的數(shù)字頻率計的設計方法。復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發(fā)周期短等特點，它的出現(xiàn)，改變了數(shù)字電路的設計方法，增強了設計的靈活性。該設計電路簡潔，軟件潛力得到充分挖掘，低頻段

5、測量精度高，有效防止了干擾的侵入。從實驗結(jié)果上看，采用CPLD設計的電子電路，可以彌補傳統(tǒng)硬件電子電路設計中的不足。該頻率計利用等精度的設計方法，克服了基于傳統(tǒng)測頻原理的頻率計的測量精度隨被測信號頻率的下降而降低的缺點。等精度的測量方法不但具有較高的測量精度，而且在整個頻率區(qū)域保持恒定的測試精度。該頻率計利用CPLD來實現(xiàn)頻率、周期、脈寬的測量計，完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出。并詳細論述了硬件電路的組成和軟件控制流程。其中硬件電路包括鍵控制模塊、顯示模塊、輸入信號整形模塊以與CPLD主控模塊。CPLD采用VHDL語言編寫，根據(jù)控制信號不同進行計數(shù)，并且輸出計數(shù)值到其接口中。本

6、系統(tǒng)測量對象為方波、三角波、正弦波等等，測量圍為1Hz-1MHz輸入信號經(jīng)過放大整形后接入CPLD電路。關(guān)鍵詞：數(shù)字頻率計；CPLD；等精度34 / 42Abstract This paperproduces a CPLD-based digital frequency meters design method. complex programmablelogic device (CPLD) hasthe of characteristicsof highly integrated, high computing speed,shorter development cycle and so o

7、n, the appearance of it changes the methods of digital circuit design, and enhances design flexibility. this paperproduces a CPLD-based digital frequency meters design method. This designs circuit is simple, softwares potential is fully tapped and low-frequency measurements have high accuracy, effec

8、tively preventing the intrusion of the interference. The experimental results from the point of view, theuse of CPLD design of electronic circuits can make up for the traditional hardware designing electronic.Circuits deficiencies. The use of such precision frequency meter design ways to overcome th

9、e traditional frequency measurement based on the principle of the measurement precision frequency meter with a decline in the measured signal frequency decreases the shortcomings. And other precision measurement method not only has high accuracy, but in the entire frequency region to maintain a cons

10、tant precision. The frequency meter using CPLD to implement the frequency, period, pulse width and duty cycle measurement count. CPLD is written in VHDL language and counts according to different control signals translate from MCU part, finally, CPLD part will output the count result to the MCU part

11、. The measured objects of the system are square wave, tri-angel wave, sine wave, etc., input signal is shaped after amplifying measurement ranges from 1Hz to 1MHz.Keywords: Equal Precision; Frequency Meter; CPLD目 錄1 緒論11.1 本設計的目的和意義11.2 頻率測量計國外現(xiàn)狀與發(fā)展趨勢21.3 本設計要求31.4 系統(tǒng)設計指標32 方案論證42.1頻率計結(jié)構(gòu)框圖42.2測量方法論證

12、42.3 顯示部分的方案提出與比較62.4 鍵盤部分的方案提出與比較72.5 控制核心的方案提出與比較83 硬件電路設計123.1 頻率計的系統(tǒng)級總體結(jié)構(gòu)框圖如圖3.1123.2 CPLD的芯片選擇143.3 測量電路的設計173.3.1 頻率的測量183.3.2 脈沖寬度的測量193.4 鍵盤部分的設計203.5 顯示部分的設計203.6 電源部分的設計234軟件電路的設計244.1 主程序流程圖244.2 VHDL程序設計265結(jié)論29致30參考文獻311 緒 論1.1 本設計的目的和意義數(shù)字頻率計是直接用十進制數(shù)字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈

13、沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。經(jīng)過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；可以測量電容做成數(shù)字式電容測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計價器等。因此數(shù)字頻率計在測量物理量方面應用廣泛。隨著數(shù)字電路的飛速發(fā)展，數(shù)字頻率計的發(fā)展也很快。通常能對頻率和時間兩種以上的功能進行數(shù)字化測量的儀器，稱為數(shù)字式頻率計（通用計數(shù)器或數(shù)字式技術(shù)器）。 在傳統(tǒng)的控制系統(tǒng)中，通常將單片機作為控制核心并輔以相應的元器件構(gòu)成一個整體。但這種方法硬件連線復雜、可靠性差，且在實際應用中往往需要外加擴展芯片，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。對一些體積

14、小的控制系統(tǒng)，要求以盡可能小的器件體積實現(xiàn)盡可能復雜的控制功能，直接應用單片機與其擴展芯片就難以達到所期望的效果。 目前許多高精度的數(shù)字頻率計都采用單片機加上外部的高速計數(shù)器來實現(xiàn)。然而單片機的時鐘頻率不高導致測速比較慢，并且在這種設計中，由于PCB板的集成度不高，導致PCB板面積大，信號走線長，因此難以提高計數(shù)器的工作頻率。此外，PCB板的集成度不高還會使得高頻信號容易受到外界的干擾，從而大大降低了測量精度。復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發(fā)周期短等特點，基于CPLD的數(shù)字頻率計的設計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。其獨到之處

15、體現(xiàn)在用軟件取代了硬件?；贑PLD設計的頻率計，在傳統(tǒng)意義設計上實現(xiàn)了一些突破。1、用單元電路或單片機技術(shù)設計的頻率計電路復雜、穩(wěn)定性差。采用CPLD就能夠克服這一點，它可以把具有控制功能的各個模塊程序下載在一塊芯片上。這一塊芯片就能代替原來的許許多多的單元電路或單片機的控制芯片和大量的外圍電路。大大的簡化了電路結(jié)構(gòu)，提高了電路穩(wěn)定性。2、以往的頻率計測量圍都是有限的，為測量不同頻率的信號都要專門的設計某一部分電路，這樣很麻煩。而基于CPLD設計的頻率計可以通過修改VHDL語言程序來達到改變測量圍的目的。頻率測量是電子測量的重要領(lǐng)域，在我們的生活中都需要直接或者間接通過測量頻率來獲取我們想要

16、得到信息，比如我們?nèi)粘Ｉ钪凶钇匠５臅r鐘就是一個測量頻率的設備，通過測量頻率我們來計算時間的長短；在科研中經(jīng)常使用的GPS設備也是通過測量頻率的方式來得到GPS點與GPS衛(wèi)星的距離，從而來測算GPS的坐標。頻率的測量在我們的生活中無處不在，無時不刻都在接觸。以頻率計為基礎的相關(guān)商品，有微波頻率計，高精度通用計數(shù)器，計時計頻器，高性能頻率計時器，數(shù)字頻率計數(shù)器，通用計數(shù)器等等。在測試通訊、微波器件或產(chǎn)品時，常常需要測量頻率，通常這些都 是較復雜的信號，如含有復雜頻率成分、調(diào)制的或含有未知頻率分量的、頻率固定的或變化的、純凈的或疊加有干擾的等等。1.2 頻率測量計國外現(xiàn)狀與發(fā)展趨勢目前許多高精度的

17、數(shù)字頻率計都采用單片機加上外部的高速計數(shù)器來實現(xiàn)。市場上的頻率計廠家可分為三類：中國大陸廠家，中國廠家，歐美國家，其中，歐美頻率計廠家所占有的市場份額最大。歐美頻率計廠家主要有：Pendulum Instruments和Agilent科技。Pendulum Instruments公司是一家瑞典公司，總部位于瑞典首都斯德哥爾摩。Pendulum公司源于Philips公司的時間、頻率部門，在時間頻率測量領(lǐng)域具有40多年的研發(fā)經(jīng)歷。Pendulum Instruments公司常規(guī)頻率計型號主要有CNT-91、CNT-90、CNT-81、CNT-85。同時，Pendulum Instruments公司

18、還推出銣鐘時基頻率計CNT-91R、CNT-85R。Agilent科技公司是一家美國公司，總部位于美國的加利福尼亞。Agilent科技公司成立于1939年，在電子測量領(lǐng)域也有著70多年的研發(fā)生產(chǎn)經(jīng)歷。Agilent科技公司的常規(guī)頻率計信號主要有：53181A、53131A、53132A。同時，Agilent科技公司還推出微波頻率計：53150A，53151A，53152A（頻率測量圍最高可達46G）。隨著科學技術(shù)的發(fā)展，用戶對電子計數(shù)器也提出了新的要求。對于低檔產(chǎn)品要求使用操作方便，量程（足夠）寬，可靠性高，價格低。而對于中高檔產(chǎn)品， 則要求有高分辨率，高精度，高穩(wěn)定度，高測量速率；除通常通用

19、計數(shù)器所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計分析功能，時域分析功能等等，或者包含電壓測量等其他功能。這些要求有的已經(jīng)實現(xiàn)或者部分實現(xiàn)，但要真正完美的實現(xiàn)這些目標，對于生產(chǎn)廠家來說，還有許多工作要做，而不是表面看來似乎發(fā)展到頭了。在傳統(tǒng)的控制系統(tǒng)中，通常將單片機作為控制核心并輔以相應的元器件構(gòu)成一個整體。但這種方法硬件連線復雜、可靠性差，且在實際應用中往往需要外加擴展芯片，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。對一些體積小的控制系統(tǒng)，要求以盡可能小的器件體積實現(xiàn)盡可能復雜的控制功能，直接應用單片機與其擴展芯片就難以達到所期望的效果。然用CPLD就能夠克服這一點，它可以把具有控制

20、功能的各個模塊程序下載在一塊芯片上。這一塊芯片就能代替原來的許許多多的單元電路或單片機的控制芯片和大量的外圍電路。大大的簡化了電路結(jié)構(gòu)，提高了電路穩(wěn)定性。CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷哂虚T陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c是可通過軟件編程對器件的結(jié)構(gòu)和工作方式進行重構(gòu)，能隨時進行設計調(diào)整而滿足產(chǎn)品升級。由于CPLD具有連續(xù)連接結(jié)構(gòu)，易于預測延時，使電路仿真會更加準確，且編程方便，速度快，集成度高，價格低，從而系統(tǒng)研制周期大大縮短，產(chǎn)品性能價格比提高。復雜可編程邏輯器件（CPLD）具有集成度高、運算速度快、開發(fā)周期

21、短等特點，基于CPLD的數(shù)字頻率計的設計電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。其獨到之處體現(xiàn)在用軟件取代了硬件。1.3 本設計要求本設計要求完整地設計出基于CPLD的等精度頻率計，并成功調(diào)試。1.4 系統(tǒng)設計指標基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的改變而改變，在實用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，而且在整個測頻區(qū)域保持恒定的測試精度。本系統(tǒng)設計的基本指標如下：(1) 對于頻率測試功能，測頻圍為1HZ-1MHZ。(2) 對于電壓測試功能，電壓圍為0.5-5V。(3) 對于測試誤差，要求0.1%2 方案論證2.1頻率計結(jié)構(gòu)框

22、圖顯示鍵盤測量方法控制核心基準信號被測信號號圖2-1頻率計結(jié)構(gòu)框圖如圖2-1所示，由一片CPLD完成各種測試功能與對整個測試系統(tǒng)進行控制，對標準頻率和被測信號進行計數(shù)。CPLD對整個測試系統(tǒng)進行控制，包括對鍵盤信號的讀入與處理；對CPLD測量過程的控制、測量結(jié)果數(shù)據(jù)的處理；最后將測量結(jié)果送LED顯示輸出。被測信號整形電路主要對被測信號進行限幅、放大、再經(jīng)施密特觸發(fā)器整形后送入CPLD。所有信號包括基準頻率信號、被測信號以與自校輸入信號均送入CPLD芯片中，經(jīng)運算處理后，以十進制的形式送到8位數(shù)碼管顯示電路顯示。鍵盤控制命令通過一片74LS165并入串出移位寄存器讀入CPLD，實現(xiàn)開始功能、預置

23、閘門時間控制功能等。2.2測量方法論證方案一：直接測量法眾所周知，依據(jù)基本原理所實現(xiàn)的頻率、周期以與脈沖寬度的數(shù)字化測量是一種直接測量法，由于該方法比較簡單，若能滿足本次課程設計任務的要求則應作為首選方案?？疾熘袘治鲈摲椒ǖ臏y量精度是否能夠滿足任務書的要求，是否便于擴充以滿足發(fā)揮部分提出的各項附加要求由于目前還處于頂層分析階段，所以對測量精度的分析只需做一個概略的估計，既僅考慮±1量化誤差的影響，而將系統(tǒng)頻率基準或時間基準的誤差暫時忽略不計，輸入通道的誤差也暫時忽略不計。由于無論采用直接測頻或者直接測周期的方法均不能滿足測試誤差0.1的要求。具體說，對測頻在低頻端1Hz時，即使閘門

24、時間取最大值10s，也只能計得10個數(shù)，但由于±1量化誤差的存在，使這時的相對測試誤差大到±10%。類似地，對于測周期在高頻端1MHz的誤差大到10%和100%。由上述分析可知，為滿足測量精度的要求，不能簡單地采用頻率與周期的直接測量法，需要尋求別的測量方法。方案二：直接與間接測量相結(jié)合的方法該方法的出發(fā)點是避開±1量化誤差影響較大的頻段，是依據(jù)在不利條件下尋找有利因素的思路而產(chǎn)生的。由于±1量化誤差對直接測頻、測周期法所引入的相對測試誤差的大小是隨被測頻率而變化的，且變化關(guān)系正好相反，因此可以找到一個中界頻率fm，對低于fm的信號的頻率不采用直接測頻發(fā)

25、，而改為測周期，并通過換算求頻率。即對于高于fm的信號的頻率仍然采用直接測頻法；類似的，對高于fm的信號的頻率不采用直接測周期法，而改為測頻率，并通過換算求周期，對低于fm的信號的頻率仍然采用直接測周期法。從而可使在被測量信號的整個頻率圍均滿足的要求。顯然，該方法要求在正式測量前先對信號頻率預測量一下，然后將測得的值與進行比較，以決定正式測量時是采用直接法還是間接法。方案三：多周期同步等精度測量法圖2.3 等精度測頻波形圖等精度測頻是在直接測頻基礎上發(fā)展起來的，在目前的測頻系統(tǒng)中得到了越來越廣泛的應用。它在測頻時，閘門時間不是固定的，而是被測信號的整數(shù)倍，即與被測信號保持同步，因此消除了對被測

26、信號計數(shù)所產(chǎn)生的±1個數(shù)字誤差，使測量精度大為提高。 測量時，首先預置閘門開啟信號，此時計數(shù)器并不計數(shù)，等被測信號上升沿到來時，觸發(fā)器輸出計數(shù)允許信號(實際閘門信號)，計數(shù)器l對標準信號計數(shù)，計數(shù)器2對被測信號計數(shù)，預置閘門關(guān)閉時，計數(shù)器并不立即結(jié)束計數(shù)，而是等到被測信號上升沿到來時才停止計數(shù)，完成測量過程。若計數(shù)器1對標準信號的計數(shù)值為，計數(shù)器2對被測信號的計數(shù)值，則被測信號頻率為：運算器對上式進行運算，由顯示器顯示運算結(jié)果，即為被測信號的頻率值。經(jīng)過上述對頻率和周期測量方法的分析，得知直接測量法不可能滿足該任務所要求的測量精度，只有在直接與間接相結(jié)合的測量法與多周期同步測量法之間

27、進行選擇了，這兩種方法在硬件的規(guī)模方面相差不大，測量結(jié)果均需經(jīng)軟件處理后才能得到，當采用直接與間接相結(jié)合的測量方法時，還需對被測信號的頻率與中介頻率的關(guān)系進行判斷，以便決定采用測頻法還是測周期法。而多周期同步等精度測量法不需要這一步，并能實現(xiàn)高的等精度頻率與周期的測量。因此本次設計選用多周期同步等精度測量法來實現(xiàn)該頻率計最理想。2.3 顯示部分的方案提出與比較方案一：LED（Light Emitting Diode），發(fā)光二極管，簡稱LED,，是一種能夠?qū)㈦娔苻D(zhuǎn)化為可見光的固態(tài)的半導體器件，它可以直接把電轉(zhuǎn)化為光。LED的心臟是一個半導體的晶片，晶片的一端附在一個支架上，一端是負極，另一端連接

28、電源的正極使整個晶片被環(huán)氧樹脂封裝起來。半導體晶片由兩部分組成，一部分是P型半導體，在它里面空穴占主導地位，另一端是N型半導體，在這邊主要是電子。但這兩種半導體連接起來的時候，它們之間就形成一個“P-N結(jié)”。當電流通過導線作用于這個晶片的時候，電子就會被推向P區(qū)，在P區(qū)里電子跟空穴復合，然后就會以光子的形式發(fā)出能量，這就是LED發(fā)光的原理。而光的波長也就是光的顏色，是由形成P-N結(jié)的材料決定的。 它是一種通過控制半導體發(fā)光二極管的顯示方式，用來顯示文字、圖形、圖像、動畫、行情、視頻、錄像信號等各種信息的顯示屏幕。顯示模塊由LED燈組成的點陣構(gòu)成，負責發(fā)光顯示；控制系統(tǒng)通過控制相應區(qū)域的亮滅，可

29、以讓屏幕顯示文字、圖片、視頻等容；電源系統(tǒng)負責將輸入電壓電流轉(zhuǎn)為顯示屏需要的電壓電流。 方案二：LCD 液晶顯示器是 Liquid Crystal Display 的簡稱，LCD 的構(gòu)造是在兩片平行的玻璃基板當中放置液晶盒，下基板玻璃上設置TFT（薄膜晶體管），上基板玻璃上設置彩色濾光片，通過TFT上的信號與電壓改變來控制液晶分子的轉(zhuǎn)動方向，從而達到控制每個像素點偏振光出射與否而達到顯示目的。液晶顯示器按照控制方式不同可分為被動矩陣式LCD與主動矩陣式LCD兩種。液晶顯示模塊具有體積小、功耗低、顯示容豐富、超薄輕巧等優(yōu)點，在袖珍式儀表和低功耗應用系統(tǒng)中得到廣泛的應用。LED與LCD比較：在低光

30、度下能量轉(zhuǎn)換效率高(電能轉(zhuǎn)換成光能的效率) - 也即較省電，非常適合在低光度需求中使用,但是當提高光度至如臺頭燈般或更高時，LED的效率比鎢絲燈泡高，但比熒光燈差；反應時間短 - 可以達到很高的閃爍頻率； 穩(wěn)定性好，使用壽命長 - 在適當?shù)纳岷铜h(huán)境下可達35,000 50,000小時； 耐震蕩等機械沖擊 - 由于LED是一種PN結(jié)二極管，屬于固態(tài)元件，沒有燈絲、玻璃罩等，因此機械強度大，耐振動和耐沖擊能力強； 體積小，重量輕，適用性強；便于聚焦 - 因發(fā)光體積細小，而易于以透鏡等方式達致所需集散程度，藉改變其封裝外形，其發(fā)光角度由大角度散射至細角度聚焦都可以達成；單色性強 - 由于是單一能級

31、光出的光子，波長比較單一，能在不加濾光器下提供多種單純的顏色； 色域較為廣闊 ；綠色環(huán)保 - LED是由無毒的材料作成，不像熒光燈含水銀會造成污染，同時LED也可以回收再利用綜上所述LED的優(yōu)勢，本次設計顯示部分用LED最理想。2.4 鍵盤部分的方案提出與比較單片機系統(tǒng)中常見的鍵盤有：觸摸式鍵盤、薄膜鍵盤和按鍵式鍵盤。其中按鍵式鍵盤是最常用的。鍵的閉合與否反映在行線輸出電壓上就是呈現(xiàn)高電平或者低電平。如果呈現(xiàn)高電平，表示鍵斷開，低電平則表示鍵閉合，通過對行線的電平高、低狀態(tài)的檢測，便可以確認按鍵按下以與按鍵釋放與否。鍵盤可分為兩類：非編碼鍵盤和編碼鍵盤。非編碼鍵盤有兩種結(jié)構(gòu)：獨立式鍵盤和矩陣式

32、鍵盤。鍵盤的工作方式有3種，即編程掃描、定時掃描和中斷掃描。編程掃描是利用單片機空閑時，調(diào)用鍵盤掃描子程序，反復掃描鍵盤，來響應鍵盤的輸入請求。定時掃描通常利用單片機定時器產(chǎn)生的定時中斷，進入中斷子程序來對鍵盤進行掃描，在有鍵按下時識別出該鍵，并執(zhí)行相應鍵的處理程序。獨立按鍵：一個按鍵占用單獨的一個I/O口；獨立式鍵盤的特點是，一鍵一線，各鍵相互獨立，每個按鍵各接一條I/O口線，通過檢測I/O口輸入線的電平狀態(tài)，可以很容易的判斷那個按鍵被按下。矩陣按鍵：在鍵盤中按鍵數(shù)量較多時，為了減少I/O口的占用，通常將按鍵排列成矩陣形式。鍵盤的工作原理： 按鍵設置在行、列線交點上，行、列線分別連接到按鍵開

33、關(guān)的 兩端。行線通過上拉電阻接到+5V 電源上。無按鍵按下時，行線處 于高電平的狀態(tài)， 而當有按鍵按下時， 行線電平與此行線相連的列 線電平?jīng)Q定。在矩陣式鍵盤中，每條水平線和垂直線在交叉處不直接連通，而是通過一個按鍵加以連接。這樣，一個端口（如P1口）就可以構(gòu)成4*4=16個按鍵，比之直接將端口線用于鍵盤多出了一倍，而且線數(shù)越多，區(qū)別越明顯，比如再多加一條線就可以構(gòu)成20鍵的鍵盤，而直接用端口線則只能多出一鍵（9鍵）。由此可見，在需要的鍵數(shù)比較多時，采用矩陣法來做鍵盤是合理的。綜上上述，為了減少I/O口的占用和設計需要鍵數(shù)多，本次頻率設計采用矩陣式鍵盤。2.5 控制核心的方案提出與比較方案一：

34、FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。現(xiàn)場可編程門陣列(FPGA)是由掩膜可編程門陣列(MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結(jié)合在一起，因此FPGA既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元，它們通常排列成一個陣列，散布于整個芯片；可編程I/O塊完成芯片上邏輯與外部封裝腳的接口，常圍繞著陣列排列于芯片四周

35、；可編程部互連包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或I/O塊連接起來，F(xiàn)PGA在可編程邏輯塊的規(guī)模，部互連線的結(jié)構(gòu)和采用的可編程元件上存在較大的差異。較常用的有Altera、Xinlinx和Actel公司的FPGA。FPGA一般用于邏輯仿真。電路設計工程師設計一個電路首先要確定線路，然后進行軟件模擬與優(yōu)化，以確認所設計電路的功能與性能。然而隨著電路規(guī)模的不斷增大，工作 頻率的不斷提高，將會給電路引入許多分布參數(shù)的影響，而這些影響用軟件模擬的方法較難反映出來，所以有必要做硬件仿真。FPGA就可以實現(xiàn)硬件仿真以做成模型機。將軟件模擬后的線路經(jīng)一定處理后下載到FPGA，

36、就可容易地得到一個模型機，從該模型機，設計者就很直觀地測試其邏輯功能與性能指標。 方案二：CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件。該器件繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了ASIC設計周期長、投資大、靈活性差的缺點，逐步成為復雜數(shù)字軟硬件電路設計的理想首選，它具有編程靈活、集成度高、設計開發(fā)周期短、適用圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、性強、價格大眾化、可編程性和實現(xiàn)方案容易改等特點，可實現(xiàn)較大規(guī)模的電路設計，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)（一般在10000件

37、以下）之中。幾乎所有應用中小規(guī)模通用數(shù)字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。方案三：單片機是一種集成電路芯片，采集超大規(guī)模集成電路技術(shù)把具有數(shù)據(jù)處理能力（如算數(shù)運算、邏輯運算、數(shù)據(jù)傳送、中斷處理）的微型處理器，隨機存取數(shù)據(jù)存儲器（RAM）、輸入/輸出電路（I/O），可能還包括定時/計數(shù)器、串行通信口（SCI）、顯示驅(qū)動電路（LCD或LED驅(qū)動電路）、脈寬調(diào)制電路（PWM）模擬多路轉(zhuǎn)化器與A/D轉(zhuǎn)化器等電路集成到一片芯片上，構(gòu)成一個最小又完善的計算機系統(tǒng)。隨著單片機技術(shù)的發(fā)展，它在芯片集成了許多面對測控對象

38、的接口電路，如ADC、DAC、高速I/O口、PWM、WDT等。單片機以體積小、功能強、可靠性高、性能價格比高等特點，已成為實現(xiàn)工業(yè)生產(chǎn)技術(shù)進步和開發(fā)機電一體化和智能化測控產(chǎn)品的重要手段。由于微電子技術(shù)和計算機技術(shù)的發(fā)展，數(shù)字頻率計都在不斷地進步，靈敏度不斷提高，頻率圍不斷擴大，功能不斷地增加。FPGA的頻率測量方案主要運用FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程部連線和I/O單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設計需求，其速度快、功耗低，通用性強，特別適用于復雜系統(tǒng)的設計。但FPGA設計有自身的缺點：FPGA設計軟件一般需要對電路進行邏輯綜合優(yōu)化(Logic Synthesis

39、& Optimization)，以得到易于實現(xiàn)的結(jié)果，因此，最終設計和原始設計之間在邏輯實現(xiàn)和時延方面具有一定的差異；FPGA一般采用查找表(LUT)結(jié)構(gòu), AND-OR結(jié)構(gòu)或多路選擇器結(jié)構(gòu)，這些結(jié)構(gòu)的優(yōu)點是可編程性，缺點是時延過大，造成原始設計中同步信號之間發(fā)生時序偏移。同時，如果電路較大，需要經(jīng)過劃分才能實現(xiàn)，由于引出端的延遲時間，更加大了延遲時間和時序偏移；FPGA的容量和I/O數(shù)目都是有限的，因此，一個較大的電路必須經(jīng)過邏輯劃分(Logic Partition)才能用多個FPGA芯片實現(xiàn)，劃分算法的優(yōu)劣直接影響設計的性能。單片機的頻率測量計設計方案主要是以單片機為基礎，原理簡單

40、，但由于自身精度問題，測量的圍小。單片機的頻率計的設計的優(yōu)點：單片機在控制領(lǐng)域中有很多優(yōu)點，如體積小、成本低、運用靈活、抗干擾能力強，可以方面地實現(xiàn)多機和分布式控制。并且利用單片機設計的頻率計原理框圖簡單，所用元器件少，電路不易出錯，其程序存放在部存儲器上，不需要外部存儲器芯片，使用方面。且單片機便宜穩(wěn)定開發(fā)簡單通用性好。單片機的頻率計的設計的缺點：所測信號的頻率圍窄，若要擴大頻率圍需外加分頻器。由單片機單獨完成，利用單片機部計數(shù)器與軟件共同控制下，在設定的時間，利用單片機部的兩個計數(shù)器分別對外部測試信號和部時鐘周期信號進行同步計數(shù)，計數(shù)結(jié)果暫存于單片機部。計數(shù)結(jié)束后，通過單片機進行計算得到測

41、量結(jié)果。但根據(jù)設計要求，測頻圍為1Hz1MHz，在快速測量的要求下要保證較高精度的測量，必須采用較高的標準頻率信號；而單片機受本身時鐘頻率和若干指令運算的限制，測量速度較慢，無法滿足高速、高精度的測頻要求。CPLD和單片機結(jié)合的頻率測量設計方案主要是以單片機作為系統(tǒng)的輔助部件，CPLD完成各種時序邏輯控制、計數(shù)功能。較好的利用了CPLD的高精度、高速等方面的特點。CPLD單獨完成，應用VHDL硬件描述語言，利用CPLD部豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型，對整個系統(tǒng)進行邏輯設計并用計算機仿真，生成符合要求的、在電路結(jié)構(gòu)上可實現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設計任務。在快速測量的要

42、求下，要保證較高精度的測頻，必須采用較高的標準頻率信號；而單片機受本身時鐘頻率和若干指令運算的限制，測頻速度較慢，無法滿足高速、高精度的要求。采用高集成度、高精度的CPLD為實現(xiàn)高速、高精度的測頻提供了保證。且CPLD的時鐘延遲可達ns級，結(jié)合其并行工作方式，在超高速、實時測控方面有非常廣闊的應用前景；并且CPLD具有高集成度、高可靠性，幾乎可將整個設計系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，具有可編程型和實現(xiàn)方案容易改動的特點，有利于產(chǎn)品的研制和升級。綜合上述的方案，進行分析，在方案選擇上，考慮到經(jīng)濟、性能、精度、方案的優(yōu)勢等問題，本次設計選擇基于CPLD來設計頻率計最理

43、想。3 硬件電路設計3.1 頻率計的系統(tǒng)級總體結(jié)構(gòu)框圖如圖3.1圖3.1頻率計的系統(tǒng)結(jié)構(gòu)框圖圖中被測信號從A通道輸入，送到多周期同步等精度測量頻率計的核心結(jié)構(gòu)，與經(jīng)過測量電路測量運算，來分別測量周期頻率和脈寬，最后將測量結(jié)果輸出到數(shù)碼顯示器顯示。圖中，鍵盤可以控制信號的計數(shù)時間和輸入程序。對該頻率計而言，其面板圖上應將各個LED數(shù)碼顯示器、LED發(fā)光管指示器、單位符號等表示出來，還要將各種功能鍵、開關(guān)、按鈕的布放位置表示出來，并注上他們對應的名稱。此外，還要將被測信號輸入端以與電源開關(guān)、電源指示燈的布放位置表示出來。 該系統(tǒng)可以細劃分為三個子系統(tǒng)。（1）輸入通道，該子系統(tǒng)主要是由模擬電路組成。

44、（2）多周期同步等精度頻率、周期、時間等的測量控制與功能切換邏輯，該子系統(tǒng)基本上由數(shù)字硬件電路組成；（3）CPLD與其外圍部件。這樣劃分有利于設計工作的安排與分工，因為這三部分對應于三種不同類型的電子設計方法，并需要有不同的設計工具來支持。（1）輸入通道。輸入通道組成框圖如圖3.2所示圖3.2輸入通道組成框圖輸入通道中的輸入級、放大級、整形級采用模擬集成電路來實現(xiàn)，被測信號經(jīng)電壓比較器整形后輸出的脈沖信號已為TTL電平，可直接送到后面的數(shù)字電路去處理。該數(shù)字電路的作用是對輸入信號的邊沿進行選擇，產(chǎn)生與所選邊沿所對應的脈沖信號，為后面的硬件實現(xiàn)對頻率、周期、脈寬的測量提供所需的信號?；疽蟛糠?/p>

45、給定的信號最小值為0.5V，而在發(fā)揮部分作用時又提出了要能測量小信號的要求，可將最小信號的值定為0.02V。整形器件采用TTL器件，其正常工作的最小輸入電壓為2V，由此可以估計出前置放大器的增益為2/0.02=100.該放大器的帶寬應為0-100MHz。此外如果還要實現(xiàn)發(fā)揮部分提出的測量小信號的要求，通道中還需要設置靈敏度切換電路。多周期同步等精度測量控制與功能切換邏輯。由于該系統(tǒng)全是數(shù)字電路，采用CPLD器件來實現(xiàn)這部分比較方便。由總體指標要求不難判斷，這部分脈沖信號的最高頻率要達到10MHz，而現(xiàn)代多數(shù)CPLD器件的最高工作頻率均大大超過10MHz，因此用該類型器件來實現(xiàn)圖3.3中間部分在

46、工作速度上是沒問題的。一般情況下應選工作電壓為+5V、輸入/輸出與TTL兼容的CPLD器件，以便于和輸入通道以與CPLD相接口。CPLD子系統(tǒng)。對這部分指標的主要考慮如下：該CPLD由+5V電源供電，I/O口與TTL電平兼容，并有足夠數(shù)目的I/O口,用來與鍵盤LED顯示器相接口，以與作為控制信號的輸出口和被測信號的輸入口；要有豐富的四則算術(shù)運算和邏輯運算指令，指令運行速度要快；片除RAM外還要有E²PROM；至少有兩個16位定時器/計數(shù)器；有外部中斷輸入引腳；具有串行通信口；價格要低廉。3.2 CPLD的芯片選擇EPM7128SLC84-15是Altera公司的MAX7000S系列C

47、PLD芯片。MAX7000系列是以MAX結(jié)構(gòu)為基礎的基于EEPROM的可編程邏輯器件。MAX7000系列CPLD包含5.0V MAX7000器件和5.0V基于ISP的MAX7000S器件。完全符合IEEE 1149.1 JTAG 邊界掃描標準。MAX7000S器件使用44208引腳的PLCC、PGA、PQFP、RQFP和l.0mm的TQFP封裝，圖3.3為84引腳的PLCC封裝圖。表3.4為MAX7000S器件的結(jié)構(gòu)，表3.5為MAX7000器件的I/O控制塊的結(jié)構(gòu)圖，表3.6MAX7000S器件的資源，表3.7MAX7000器件的最大用戶I/O引腳。I圖3.384引腳的PLCC封裝圖MAX7

48、000S結(jié)構(gòu)主要是由邏輯陣列塊（LAB）以與它們之間的連線構(gòu)成的，如圖3.4所示。每個LAB包含16個宏單元，多個LAB通過可編程連線陣列PIA和全局總線連接在一起。所有的專用輸入端、I/O腳和宏單元共享一個全局總線。圖3.4 MAX7000S結(jié)構(gòu)圖3.5所示為I/O控制塊的結(jié)構(gòu)圖。I/O控制允許每個I/O引腳單獨地配置為輸入、輸出和雙向工作方式。MAX7000S器件有6個全局輸出使能信號，由2個輸出使能信號、1組I/O引腳和1組I/O宏單元信號進行同相或反相驅(qū)動。圖3.5I/O控制塊的結(jié)構(gòu)圖表3.6MAX7000S器件的資源表3.7MAX7000器件的最大用戶I/O引腳MAX7000器件特征

49、1. 在系統(tǒng)編程MAX7000S器件通過一個工業(yè)標準4腳的JTAG接口來實現(xiàn)在系統(tǒng)編程（ISP），這樣可在開發(fā)和調(diào)試過程中快速、高效的反復進行編程操作。MAX7000S可以通過在線測試儀（ICT）、嵌入式處理器下載電纜下載CPLD教程信息并編程。將器件安裝到電路板上再對其編程，可以防止多引腳封裝形式下（如QFP封裝）由于操作器件而出現(xiàn)引腳損壞的情況。這樣還可使系統(tǒng)在推向市場后仍能對器件進行重新編程，實現(xiàn)產(chǎn)品的升級等。2. 可編程速度/功率控制MAX7000S器件提供節(jié)電工作模式，可使用戶定義的信號路徑或整個FPGA教程器件工作在低功耗狀態(tài)。因為大部分邏輯應用只需要所有門電路中的一小部分在最高頻

50、率下工作，所以這個特性可以使總的功耗減少50%或者更多。設計者可以對器件中的每個獨立的宏單元編程為高速（打開Turbo位）或者低速（關(guān)閉Turbo位），通常讓設計中影響速度的關(guān)鍵路徑工作在高速、高功耗狀態(tài)，而器件其他部分仍工作于低速、低功耗狀態(tài)，從而降低整個器件的功耗。3. 多電壓（I/O接口）MAX7000S器件支持多電壓I/O接口，可與不同電源電壓的單片機開發(fā)板系統(tǒng)相接。器件設有VCCIN 和VCCIO兩組電源引腳，一組供核和輸入緩沖器工作，一組供I/O引腳工作。根據(jù)需要， VCCIO引腳可連到3.3V或5.0V電源，當接5.0V電源時，輸出與5.0V系統(tǒng)兼容；當接3.3V 電源時，輸出與

51、3.3V系統(tǒng)兼容。4. 漏極開路（Open-Drain）設定MAX7000S器件每個I/O引腳都有一個控制漏極開路輸出的Open-Drain選項，利用該選項可提供諸如中斷、寫允許等系統(tǒng)級信號?？捎蓭讉€器件進行選擇控制。另外，它還提供一個額外的“線或”平面，通過使用外部5.0V的上拉電阻，MAX7000S器件輸出引腳可以設置滿足5.0V的CMOS輸入電壓要求。若VCCIO為5.0V，因為當引腳輸出超過大約3.8V時上拉三極管已經(jīng)關(guān)閉，外部上拉電阻可直接將輸出拉高來滿足5.0V CMOS輸入電壓的要求，所以不必選擇開漏輸出。5. 電壓擺率（Slew-Rate）設定MAX7000S器件的I/O中的輸

52、出緩沖器都有一個可設定的輸出擺率控制項，它能夠根據(jù)需要配置成低噪聲或高速度方式。低電壓的擺率可以減小系統(tǒng)噪聲，但同時會產(chǎn)生45ns的附加延時；高電壓擺率能為高速系統(tǒng)提供高轉(zhuǎn)換速率，但它同時會給系統(tǒng)引入更大的噪聲。擺率的控制連到Turbo位，當打開Turbo位時，電壓擺率設置在快速狀態(tài)；當關(guān)閉Turbo位時，電壓擺率設置單片機培訓在低噪聲狀態(tài)。MAX7000S器件的每一個I/O引腳都有一個專用的EEPROM位來控制電壓擺率，它使得設計人員能夠指定引腳到引腳的電壓擺率。3.3 測量電路的設計如圖3.8所示為多周期同步等精度測量控制和切換邏輯的電路組成。其輸入通道用了LM361高速比較器，測量部分由

53、D觸發(fā)器和2選1的多路選擇器與與非門構(gòu)成。圖3.8多周期同步等精度測量控制和切換邏輯的電路從等精度測量原理得知，頻率、周期的測量只要一個A輸入通道就能完成，而脈沖寬度時間間隔的測量均需要A、B兩個輸入通道才能完成，至于占空比的測量需要先測量出周期和脈沖寬度，然后通過計算求出占空比，因此該參數(shù)需要單、雙通道輪流測量才能完成。為此，就增加了兩個2選1的多路選擇器（MUX），以實現(xiàn)單雙通道測量模式的切換，也即實現(xiàn)多周期同步等精度所完成的測量項目之間的切換，再與面板上的按鍵開關(guān)與系統(tǒng)軟件相配合，就能對各種不同參數(shù)的測量進行切換。3.3.1頻率的測量如圖3.9所示，fC為輸入信號頻率，fc量為時鐘脈沖的

54、頻率。圖3.9頻率測量的波形圖測量信號fX輸入經(jīng)過LM361高速比較器整形之后，變成了嚴格的方波信號，然后送入計數(shù)器進行計數(shù)。圖中，LM361接地接成了遲滯比較器的形式，從而避免了過零點信號的毛刺造成整形信號的誤翻轉(zhuǎn)。圖中的同步電路（D觸發(fā)器）的作用在于使計數(shù)閘門信號與被測信號同步，實現(xiàn)同步開門，并且開門時間T準確地等于被測信號周期的整數(shù)倍，從而消除了±1量化誤差。當預置門控信號為高電平時，經(jīng)整形后的被測信號的上升沿通過D觸發(fā)器（同步電路1）后，輸出Q端啟動兩計數(shù)器同時進行計數(shù)，當預置門控信號為低電平時，經(jīng)整形后的被測信號的一個上升沿使兩計數(shù)器同時停止計數(shù)。即當信號通過整形進入D觸發(fā)

55、器時，用定時器將預置閘門的周期時間定為10s，fX的上升沿信號觸發(fā)D觸發(fā)器，輸出信號為1，閘門打開，同時計數(shù)器開始計數(shù)。當定時時間到時，預置閘門信號給0，在下一個fX的上升沿時閘門關(guān)閉，同時計數(shù)器停止計數(shù)。定時器定時時間到，預置信號輸出變?yōu)榈碗娖?，在被測信號fx的下一個上升沿時，D1觸發(fā)器輸出為高電平0，Q1輸出的信號通過二選一數(shù)據(jù)選擇器關(guān)閉閘門A、B，此時被測信號記的為整脈沖數(shù)NA，fc計的脈沖數(shù)是NB。在測量過程中2選1的數(shù)據(jù)選擇器為0時輸入到B口，來進行頻率周期的測量。這樣A、B兩個計數(shù)器就在同一閘門時間T分別對fX和fc來進行計數(shù)，計數(shù)器A的計數(shù)值為NafXT，計數(shù)器B的計數(shù)值為NB

56、fcT，則被測量頻率fX和周期TX計分別為：fx=(NA/NB)fcTx=(NB/NA)T3.3.2脈沖寬度的測量圖3.12 脈沖寬度測量波形圖圖3.12所示，在測量時輸入信號的上升沿觸發(fā)D觸發(fā)器，閘門打開，同時計數(shù)器開始計數(shù)。當定時時間到時，預置閘門信號給0，在這一個fX下降沿時閘門關(guān)閉，同時計數(shù)器停止計數(shù)。在此測量過程中，2選1的數(shù)據(jù)選擇器為1時輸入到選擇器的A口，來實現(xiàn)脈沖寬度的測量。R為清零端，即被測信號為0時強行清0。則測量原理為:I/O1為預置閘門信號，被測信號fx信號分兩路，一路接D1觸發(fā)器，一路接D2觸發(fā)器的清零端。當預置閘門信號有效后，被測信號fx變?yōu)楦唠娖綍r, D2觸發(fā)器的

57、清零端無效，D1觸發(fā)器輸入為高電平1，輸出也為高電平1。該高電平通過二選一的數(shù)據(jù)選擇器開閘門。閘門A開，開始計被測信號的脈沖數(shù)。閘門B開，開始計數(shù)基準信號的脈沖數(shù)。當fx為低電平時，D2觸發(fā)器的清零端有效，使得D2觸發(fā)器的輸出強制為零，該低電平通過二選一的數(shù)據(jù)選擇器關(guān)閘門。此時被測信號的脈沖數(shù)為NA，基準信號的脈沖數(shù)為NB。利用公式脈寬=NB/NA 求出脈寬。因此A、B兩個計數(shù)器就在同一閘門時間T分別對fX和fc來進行計數(shù)得到NA、NB，得到脈寬為：脈寬(NB/NA) *脈寬（基準）3.4 鍵盤部分的設計為提高測頻精度，本設計提供4種檔位分別測量。A、B為檔位選擇開關(guān)，當其分別為高、低電平時，可使其工作在四種不同的編碼狀態(tài)，00、01、10、11通過四選一數(shù)據(jù)選擇器輸出。 圖3.1