電路任意時(shí)刻的輸出狀態(tài)只與同一時(shí)刻各輸入狀態(tài)有關(guān)

1、電路任意時(shí)刻的輸出狀態(tài)只與同一時(shí)刻各輸入狀態(tài)有關(guān)，而與前一時(shí)刻電路的輸出狀態(tài)無(wú)關(guān)。 這類電路稱為（組合邏輯電路 ）。1、 組合邏輯電路的結(jié)構(gòu)特點(diǎn)是：電路中不包含（_記憶 功能的元件，僅僅由各種（門電路）組合而成。2、 用二進(jìn)制符號(hào) 0和1組成的一組 代碼來(lái)表 示某個(gè)具 有特定含 義信息的 過(guò)程稱為（編 碼）。3、 同一時(shí)刻只允許多狀態(tài)信息的一個(gè)狀態(tài)有效，而且他狀態(tài)必須全部無(wú)效的編碼器稱為（普通）編碼器。同一時(shí)刻允許幾種狀態(tài)同時(shí)有效，但電路只對(duì)其中優(yōu)先級(jí)別特別高的狀態(tài)進(jìn)行編碼的編碼器稱為（_優(yōu)先 ）編碼器。4、 編碼器的輸入是（）o 編碼器的輸出是（）。5、 譯碼器的輸入是（一組代碼 ）。編碼器

2、的輸出是（一串高、低電平）。6 將輸入信息編成二進(jìn)制代碼的邏輯電路稱為（二進(jìn)制編碼器）。在二進(jìn)制編碼器中，若輸入信號(hào)的狀態(tài)數(shù)是 17,那么輸出變量的位數(shù)應(yīng)該是（_5位_）。7、一個(gè)輸入信號(hào)經(jīng)不同路徑傳送后又重新匯合到某個(gè)門，若途經(jīng)的門的級(jí)數(shù)不同，或因門之間的tpd的差異，導(dǎo)致達(dá)到匯合點(diǎn)的時(shí)間有先有后，從而產(chǎn)生瞬間的錯(cuò)誤輸出，這一現(xiàn)象稱為（一競(jìng)爭(zhēng) 冒險(xiǎn)）。8、 消除冒險(xiǎn)的方法有多種，請(qǐng)選擇兩種填進(jìn)括號(hào)中：（）、（引入先通脈沖 ）。9、電路任意時(shí)刻的輸出狀態(tài)不但取決于當(dāng)時(shí)的各輸入信號(hào)，還與電路原來(lái)的狀態(tài)有關(guān)。這類電路稱為（時(shí)序邏輯電路 ）。10、 時(shí)序邏輯電路是由（_組合邏輯電路 ）和具有記憶功能

3、的（_觸發(fā)器 ）組成。11、時(shí)序邏輯電路分為（同步 ）時(shí)序邏輯電路和（異步 ）時(shí)序邏輯電路兩大類。若所有觸發(fā)器的時(shí)鐘信號(hào)都接在一起,這個(gè)就是（同步 ）時(shí)序邏輯電路；若不是全部而只是部分觸發(fā)器的時(shí)鐘信號(hào)都接在一起,這個(gè)就是（_異步 ）時(shí)序邏輯電路。12、 觸發(fā)器是構(gòu)成時(shí)序邏輯電路的另一種（基本邏輯單元 ）。雙穩(wěn)態(tài)觸發(fā)器有（_0）和（1 _）兩個(gè)穩(wěn)定的輸出狀態(tài)，是具有（記憶 ）功能的元件。13、根據(jù)邏輯功能的不同，觸發(fā)器可以分為（ _RS）、（）、（）、（ ）等幾種類型。14、 在JK觸發(fā)器工作時(shí)：J=0、K=0時(shí)的功能是（狀態(tài)保持 ） ; J=0、K=1時(shí)的功能是（置0 ）； J=1、K=0時(shí)的

4、功能是（置1_）; J=1、K=1時(shí)的功能是（翻轉(zhuǎn)_）。15、 在TTL中規(guī)模集成雙四位異步二進(jìn)制加法計(jì)數(shù)器74LS393中，當(dāng)CR端=1時(shí)，計(jì)數(shù)器清零。這種不受時(shí)鐘脈沖控制的清零方式稱為（異步清零_）。16、在TTL中規(guī)模集成二-五-十進(jìn)制異步加法計(jì)數(shù)器74LS290中，當(dāng)1S9=2S9=1時(shí)，計(jì)數(shù)器置9。這種不受時(shí)鐘脈沖控制的置數(shù)方式稱為（異步置數(shù) ）。17、 需要時(shí)鐘配合的清零方式稱為（同步清零 ）。18、需要時(shí)鐘配合的置數(shù)方式稱為（同步置數(shù)。（）1.用MSI組合邏輯電路來(lái)實(shí)現(xiàn)具有多個(gè)輸出的邏輯函數(shù)時(shí)，往往選擇（譯碼器 ）。（）2用MSI組合邏輯電路來(lái)實(shí)現(xiàn)單輸出的邏輯函數(shù)時(shí)，往往選擇（數(shù)

5、據(jù)選擇器 ）。（）3、用代數(shù)法判斷一個(gè)組合邏輯電路是否存在冒險(xiǎn)時(shí)，當(dāng)變量作某種取值組合代入邏輯函數(shù)表達(dá)式后，若表達(dá)式會(huì)出現(xiàn) Y=Za的情況，則存在（1）冒險(xiǎn)。（）4、用代數(shù)法判斷一個(gè)組合邏輯電路是否存在冒險(xiǎn)時(shí)，當(dāng)變量作某種取值組合代入邏輯函數(shù)表達(dá)式后，若表達(dá)式會(huì)出現(xiàn) Y=Z+A的情況，則存在（0 ）冒險(xiǎn)。中規(guī)模集成組合邏輯電路74LS138是（_D _）A、8421DCD4線一10線譯碼器B、共陰型七段顯示譯碼器C、8線一3線優(yōu)先編碼器D、3線一8線譯碼器試判斷邏輯表達(dá)式：L=AB+ A C 是否存在競(jìng)爭(zhēng)冒險(xiǎn)？，若有的話，請(qǐng)修改邏輯設(shè)計(jì)以消除之。 存在 存在1冒險(xiǎn)2試分析以下觸發(fā)器（有時(shí)鐘脈沖

6、輸入）的輸出是什么狀態(tài)（0?、1?）?說(shuō)明理由，并在符號(hào)上標(biāo)明。0 1DQCP >C1Q畫(huà)圖1. 試把下面的JK觸發(fā)器轉(zhuǎn)換成T觸發(fā)器，并作簡(jiǎn)要的說(shuō)明1JQ aQ以組合邏輯電路表達(dá)式 y=aB+bc為例，試述競(jìng)爭(zhēng)與冒險(xiǎn)的產(chǎn)生原因、類型、危害。設(shè)計(jì)組合 邏輯電路時(shí)如何判斷是否存在競(jìng)爭(zhēng)與冒險(xiǎn)及如何實(shí)施消除冒險(xiǎn)。（必須選“修改邏輯設(shè)計(jì)”的方法來(lái)消除）。1、原因：由于延遲時(shí)間的存在，當(dāng)一個(gè)輸入信號(hào)經(jīng)過(guò)多條路徑傳送后又重新匯合到某個(gè)門上，由于 不同路徑上門的級(jí)數(shù)不同，或者門電路延遲時(shí)間的差異，導(dǎo)致到達(dá)匯合點(diǎn)的時(shí)間有先有后。2、類型：Y=A . A,1 冒險(xiǎn) Y=A +A ,0 冒險(xiǎn)3、危害：產(chǎn)生瞬間的錯(cuò)誤輸出4、 判斷方法：代數(shù)法、實(shí)驗(yàn)法、計(jì)算機(jī)輔助分析法、卡諾圖法（隨便舉一種）。5、 消除方法：修改邏輯設(shè)計(jì) ”接濾波電容等等（隨便舉一種）。2、在舉重比賽中，有三個(gè)裁判，三個(gè)裁判中有一個(gè)主裁判、其余兩個(gè)為副裁判，當(dāng)主裁判和一個(gè)以 上（包括一個(gè)）副裁判認(rèn)為運(yùn)動(dòng)員上舉合格后，才發(fā)出合格信號(hào)。試設(shè)計(jì)這個(gè)三人主副裁判電路。要求：（1）正確賦值：合格時(shí)輸出為1,否則為0；個(gè)人同意