組成原理陣列乘法器設計實驗

1、計算機組成原理 實 驗 報 告 專 業(yè)： 學 號： 學生姓名： 實驗日期： 實 驗 三一、 實驗名稱：陣列乘法器設計實驗二、 實驗目的： 1. 掌握乘法器的原理及其設計方法。 2. 熟悉CPLD 應用設計及EDA 軟件的使用。三、 實驗設備：PC 機一臺，TD-CMA 實驗系統(tǒng)一套，排線若干。四、 實驗內(nèi)容：1. 陣列乘法器的工作原理，掌握陣列乘法器的設計方法. 2.正確將電路原理圖下載到試驗箱中. 3.正確通過實驗箱連線實現(xiàn)4位二進制數(shù)的相乘并得到正確結(jié)果五、 實驗原理： 硬件乘法器常規(guī)的設計是采用“串行移位”和“并行加法”相結(jié)合的方法，這種方法并不需要很多的器件，然而“加法-移位”的方法畢

2、竟太慢。隨著大規(guī)模集成電路的發(fā)展，采用高速的單元陣列乘法器，無論從計算機的計算速度，還是從提高計算效率，都是十分必要的。陣列乘法器分帶符號和不帶符號的陣列乘法器，本次實驗只討論不帶符號陣列乘法。高速組合陣列乘法器，采用標準加法單元構(gòu)成乘法器，即利用多個一位全加器（FA）實現(xiàn)乘法運算。對于一個4 位二進制數(shù)相乘，有如下算式：這個4 × 4 陣列乘法器的原理如圖1-3-1 所示。FA（全加器）的斜線方向為進位輸出，豎線方向為和輸出。圖中陣列的最后一行構(gòu)成了一個串行進位加法器。由于FA 一級是無需考慮進位的，它的進位被暫時保留下來不往前傳遞，因此同一極中任意一位FA 加法器的進位輸出與和輸

3、出幾乎是同時形成的，與“串行移位”相比可大大減少同級間的進位傳遞延遲，所以送往最后一行串行加法器的輸入延遲僅與FA 的級數(shù)（行數(shù)）有關，即與乘數(shù)位數(shù)有關。本實驗用CPLD 來設計一個4×4 位加法器，且全部采用原理圖方式實現(xiàn)。六、 實驗步驟： (1) 根據(jù)上述陣列乘法器的原理，使用Quartus II 軟件編輯相應的電路原理圖并進行編譯，其在EPM1270 芯片中對應的引腳如圖1-3-2 所示，框外文字表示I/O 號，框內(nèi)文字表示該引腳的含義。 (2) 關閉實驗系統(tǒng)電源，按圖1-3-3 連接實驗電路，圖中將用戶需要連接的信號用圓圈標明。 (3) 實物圖如下： (4) 打開實驗系統(tǒng)電源，將生成的POF 文件下載到EPM1270 中去。 (5) 以CON 單元中的SD10SD13 四個二進制開關為乘數(shù)A，SD14SD17 四個二進制開關為被乘數(shù)B，而相乘的結(jié)果在CPLD 單元的L7L0 八個LED 燈顯示。給A 和B 置不同的數(shù)，觀察相乘的結(jié)果。七、 實驗結(jié)果 1、輸入:1111 1111 結(jié)果:11111111 2、輸入:0000 0000 結(jié)果:00000000八、 心得體會 實驗的過程不僅體現(xiàn)了我們的動手能力，還考察了我們對所學內(nèi)容的掌握程度，協(xié)助我們更加清晰地了解我們所學習的東西。本次實驗讓我知道了，陣列乘法的計算方法,驗證了陣列乘法的計算原理通過這次實驗使我懂