計(jì)算機(jī)組成原理試題

1、本科生期末試卷（一）一、選擇題（每小題1分，共15分）1從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬于（B）計(jì)算機(jī)。A并行B馮諾依曼C智能D串行2某機(jī)字長(zhǎng)32位，其中1位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（A）。A-(231-1)B-(230-1)C-(231+1)D-(230+1)3以下有關(guān)運(yùn)算器的描述，（C）是正確的。A只做加法運(yùn)算B只做算術(shù)運(yùn)算C算術(shù)運(yùn)算與邏輯運(yùn)算D只做邏輯運(yùn)算4EEPROM是指（D）。A讀寫存儲(chǔ)器B只讀存儲(chǔ)器C閃速記憶體D電擦除可編程只讀存儲(chǔ)器5常用的虛擬存儲(chǔ)系統(tǒng)由（B）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。Acache

2、-主存B主存-輔存Ccache-輔存D通用寄存器-cache6RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（C）。A棧頂和次棧頂B兩個(gè)主存單元C一個(gè)主存單元和一個(gè)通用寄存器D兩個(gè)通用寄存器7當(dāng)前的CPU由（B）組成。A控制器B控制器、運(yùn)算器、cacheC運(yùn)算器、主存D控制器、ALU、主存8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個(gè)并行部件的CPU相比，一個(gè)m段流水CPU的吞吐能力是（D）。A具備同等水平B不具備同等水平C小于前者D大于前者9在集中式總線仲裁中，（C）方式回應(yīng)時(shí)間最快。A獨(dú)立請(qǐng)求B計(jì)數(shù)器定時(shí)查詢C菊花鏈10CPU中跟蹤指令后繼地址的寄存器是（C）。A地址寄存器B指

3、令計(jì)數(shù)器C程序計(jì)數(shù)器D指令寄存器11從信息流的傳輸速度來看，（A）系統(tǒng)工作效率最低。A單總線B雙總線C三總線D多總線12單級(jí)中斷系統(tǒng)中，CPU一旦回應(yīng)中斷，立即關(guān)閉（C）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。A中斷允許B中斷請(qǐng)求C中斷屏蔽DDMA請(qǐng)求13安騰處理機(jī)的典型指令格式為（A）位。A32位B64位C41位D48位14下面操作中應(yīng)該由特權(quán)指令完成的是（）。A設(shè)置定時(shí)器的初值B從用戶模式切換到管理員模式C開定時(shí)器中斷D關(guān)中斷15下列各項(xiàng)中，不屬于安騰體系結(jié)構(gòu)基本特征的是（）。A超長(zhǎng)指令字B顯式并行指令計(jì)算C推斷執(zhí)行D超線程二、填空題（每小題2分，共20分）1

4、字符信息是符號(hào)數(shù)據(jù)，屬于處理（非數(shù)值）領(lǐng)域的問題，國(guó)際上采用的字符系統(tǒng)是七單位的（ASCII）碼。2按IEEE754標(biāo)準(zhǔn)，一個(gè)32位浮點(diǎn)數(shù)由符號(hào)位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個(gè)域組成。其中階碼E的值等于指數(shù)的真值（e）加上一個(gè)固定的偏移值（127）。3雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用（空間）并行技術(shù)，后者采用（時(shí)間）并行技術(shù)。4虛擬存儲(chǔ)器分為頁(yè)式、（端）式、（段頁(yè)）式三種。5安騰指令格式采用5個(gè)字段：除了操作碼（OP）字段和推斷字段外，還有3個(gè)7位的（）字段，它們用于指定（）2個(gè)源操作數(shù)和1個(gè)目標(biāo)操作數(shù)的地址。6CPU從存儲(chǔ)器取出一條指令并執(zhí)行該

5、指令的時(shí)間稱為（指令），它常用若干個(gè)（時(shí)鐘周期）來表示。7安騰CPU中的主要寄存器除了128個(gè)通用寄存器、128個(gè)浮點(diǎn)寄存器、128個(gè)應(yīng)用寄存器、1個(gè)指令指針寄存器（即程序計(jì)數(shù)器）外，還有64個(gè)（推斷寄存器）和8個(gè)（）。8衡量總線性能的重要指標(biāo)是（帶寬），它定義為總線本身所能達(dá)到的最高傳輸速率，單位是（Mbps）。9DMA控制器按其結(jié)構(gòu)，分為（選擇型）DMA控制器和（多路型）DMA控制器。前者適用于高速設(shè)備，后者適用于慢速設(shè)備。1064位處理機(jī)的兩種典型體系結(jié)構(gòu)是（MIPS）和（RICS）。前者保持了與IA-32的完全兼容，后者則是一種全新的體系結(jié)構(gòu)。三、簡(jiǎn)答題（每小題8分，共16分）1CPU

6、中有哪幾類主要寄存器，用一句話回答其功能。答：1.數(shù)據(jù)緩沖寄存器（DR）2.指令寄存器（IR）3.程序計(jì)數(shù)器（PC）4.地址寄存器（AR）5.累加寄存器（AC）6.狀態(tài)條件寄存器（PSW）。功能:進(jìn)行算數(shù)運(yùn)算與邏輯運(yùn)算2指令和數(shù)據(jù)都用二進(jìn)制代碼存放在存儲(chǔ)器中，從時(shí)空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。答:在時(shí)間上，取址周期湊個(gè)存儲(chǔ)器中取出的是指令，而執(zhí)行周期湊個(gè)存儲(chǔ)器取出或往存儲(chǔ)器在寫入的是數(shù)據(jù)，在空間上，從存儲(chǔ)器中取出指令送控制器，而執(zhí)行周期從存儲(chǔ)器從取的數(shù)據(jù)送運(yùn)算器、往存儲(chǔ)器寫入的數(shù)據(jù)也是來自運(yùn)算器四、計(jì)算題（10分）設(shè)x=-15，y=+13，數(shù)據(jù)用補(bǔ)碼表示，用帶求補(bǔ)器的陣列

7、乘法器求出乘積xy，并用十進(jìn)制數(shù)乘法進(jìn)行驗(yàn)證。六、設(shè)計(jì)題（15分）某計(jì)算機(jī)有下圖所示的功能部件，其中M為主存，指令和數(shù)據(jù)均存放在其中，MDR為主存數(shù)據(jù)寄存器，MAR為主存地址寄存器，R0R3為通用寄存器，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自動(dòng)加1功能），C、D為暫存寄存器，ALU為算術(shù)邏輯單元，移位器可左移、右移、直通傳送。將所有功能部件連接起來，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。畫出“ADDR1，（R2）”指令周期流程圖。該指令的含義是將R1中的數(shù)與（R2）指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至R1中。若另外增加一個(gè)指令存貯器，修改數(shù)據(jù)通路，畫出的指令周期

8、流程圖。七、分析計(jì)算題（12分）如果一條指令的執(zhí)行過程分為取指令、指令譯碼、指令執(zhí)行三個(gè)子過程，每個(gè)子過程時(shí)間都為100ns。請(qǐng)分別畫出指令順序執(zhí)行和流水執(zhí)行方式的時(shí)空?qǐng)D。計(jì)算兩種情況下執(zhí)行n=1000條指令所需的時(shí)間。流水方式比順序方式執(zhí)行指令的速度提高了幾倍？本科生期末試卷（二）一、選擇題（每小題1分，共15分）1馮諾依曼機(jī)工作的基本方式的特點(diǎn)是（B）。A多指令流單數(shù)據(jù)流B按地址訪問并順序執(zhí)行指C堆棧操D存貯器按內(nèi)容選擇地址2在機(jī)器數(shù)（BC）中，零的表示形式是唯一的。A原碼B補(bǔ)碼C移碼D反碼3在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)算一般通過（D）來實(shí)現(xiàn)。A原碼運(yùn)算的二進(jìn)制減法器B補(bǔ)碼運(yùn)算的二進(jìn)制減法

9、器C原碼運(yùn)算的十進(jìn)制加法器D補(bǔ)碼運(yùn)算的二進(jìn)制加法器4某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為256MB，若按單字編址，它的尋址范圍是（D）。A064MBB032MBC032MD064M5主存貯器和CPU之間增加cache的目的是（A）。A解決CPU和主存之間的速度匹配問題B擴(kuò)大主存貯器容量C擴(kuò)大CPU中通用寄存器的數(shù)量D既擴(kuò)大主存貯器容量，又?jǐn)U大CPU中通用寄存器的數(shù)量6單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)常需采用（C）。A堆棧尋址方式B立即尋址方式C隱含尋址方式D間接尋址方式7同步控制是（C）。A只適用于CPU控制的方式B只適用于外圍設(shè)備控制的方式C由統(tǒng)一時(shí)序信號(hào)

10、控制的方式D所有指令執(zhí)行時(shí)間都相同的方式8描述PCI總線中基本概念不正確的句子是（C）。APCI總線是一個(gè)與處理器無關(guān)的高速外圍設(shè)備BPCI總線的基本傳輸機(jī)制是猝發(fā)式傳送CPCI設(shè)備一定是主設(shè)備D系統(tǒng)中只允許有一條PCI總線9CRT的分辨率為10241024像素，像素的顏色數(shù)為256，則刷新存儲(chǔ)器的容量為（B）。A512KBB1MBC256KBD2MB10為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場(chǎng)信息最有效的辦法是采用（B）。A通用寄存器B堆棧C存儲(chǔ)器D外存11特權(quán)指令是由（C）執(zhí)行的機(jī)器指令。A中斷程序B用戶程序C操作系統(tǒng)核心程序DI/O程序12虛擬存儲(chǔ)技術(shù)主要解決存儲(chǔ)器的（B）問題。A速度B擴(kuò)大存儲(chǔ)容

11、量C成本D前三者兼顧13引入多道程序的目的在于（A）。A充分利用CPU，減少等待CPU時(shí)間B提高實(shí)時(shí)回應(yīng)速度C有利于代碼共享，減少主輔存信息交換量D充分利用存儲(chǔ)器1464位雙核安騰處理機(jī)采用了（B）技術(shù)。A流水B時(shí)間并行C資源重復(fù)D流水+資源重復(fù)15在安騰處理機(jī)中，控制推測(cè)技術(shù)主要用于解決（B）問題。A中斷服務(wù)B與取數(shù)指令有關(guān)的控制相關(guān)C與轉(zhuǎn)移指令有關(guān)的控制相關(guān)D與存數(shù)指令有關(guān)的控制相關(guān)二、填空題（每小題2分，共20分）1在計(jì)算機(jī)術(shù)語(yǔ)中，將ALU控制器和（運(yùn)算器）存儲(chǔ)器合在一起稱為（CPU）。2數(shù)的真值變成機(jī)器碼可采用原碼表示法，反碼表示法，（補(bǔ)碼）表示法，（移碼）表示法。3廣泛使用的（SRA

12、M）和（DRAM）都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器。前者的速度比后者快，但集成度不如后者高。4反映主存速度指標(biāo)的三個(gè)術(shù)語(yǔ)是存取時(shí)間、（存儲(chǔ)器帶寬）和（存儲(chǔ)周期）。5形成指令地址的方法稱為指令尋址，通常是（順序）尋址，遇到轉(zhuǎn)移指令時(shí)（跳躍）尋址。6CPU從（存儲(chǔ)器）取出一條指令并執(zhí)行這條指令的時(shí)間和稱為（指令周期）。7RISC指令系統(tǒng)的最大特點(diǎn)是：只有（取數(shù)）指令和（存數(shù)）指令訪問記憶體，其余指令的操作均在寄存器之間進(jìn)行。8微型機(jī)的標(biāo)準(zhǔn)總線，從帶寬132MB/S的32位（字長(zhǎng)）總線發(fā)展到64位的（指令）總線。9IA-32表示（intel）公司的（64）位處理機(jī)體系結(jié)構(gòu)。10安騰體系機(jī)構(gòu)采用顯示并行指令計(jì)

13、算技術(shù)，在指令中設(shè)計(jì)了（屬性）字段，用以指明哪些指令可以（并行）執(zhí)行。三、簡(jiǎn)答題（每小題8分，共16分）1簡(jiǎn)述64位安騰處理機(jī)的體系結(jié)構(gòu)主要特點(diǎn)。1：顯式并行指令計(jì)算技術(shù)。2超長(zhǎng)指令字技術(shù)3分支推斷技術(shù)4推測(cè)技術(shù)5軟件流水技術(shù)6寄存器堆棧技術(shù)2畫出分布式仲裁器的邏輯示意圖。195頁(yè)四、計(jì)算題（10分）已知x=-0.01111，y=+0.11001,求：x補(bǔ)，-x補(bǔ)，y補(bǔ)，-y補(bǔ)；x+y,x-y,判斷加減運(yùn)算是否溢出。五、分析題（12分）參見圖1，這是一個(gè)二維中斷系統(tǒng)，請(qǐng)問：在中斷情況下，CPU和設(shè)備的優(yōu)先級(jí)如何考慮？請(qǐng)按降序排列各設(shè)備的中斷優(yōu)先級(jí)。若CPU現(xiàn)執(zhí)行設(shè)備C的中斷服務(wù)程序，IM2，I

14、M1，IM0的狀態(tài)是什么？如果CPU執(zhí)行設(shè)備H的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)又是什么？每一級(jí)的IM能否對(duì)某個(gè)優(yōu)先級(jí)的個(gè)別設(shè)備單獨(dú)進(jìn)行屏蔽？如果不能，采取什么方法可達(dá)到目的？若設(shè)備C一提出中斷請(qǐng)求，CPU立即進(jìn)行回應(yīng)，如何調(diào)整才能滿足此要求？六、設(shè)計(jì)題（15分）圖2所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自增功能），M為主存（受R/W#信號(hào)控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào)G控制的是一個(gè)門電路。另外，在線標(biāo)注有小圈表示有控制信號(hào)，例中yi表示y寄存器的輸入控制信號(hào)，R1o為寄存器R1的輸出

15、控制信號(hào)，未標(biāo)字符的線為直通線，不受控制?！癆DDR2,R0”指令完成(R0)+(R2)R0的功能操作，畫出其指令周期流程圖，假設(shè)該指令的地址已放入PC中。并在流程圖每一個(gè)CPU周期右邊列出相應(yīng)的微操作控制信號(hào)序列。若將（取指周期）縮短為一個(gè)CPU周期，請(qǐng)先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。七、分析題（12分）設(shè)有k=4段指令流水線，它們是取指令、譯碼、執(zhí)行、存結(jié)果，各流水段持續(xù)時(shí)間均為t。連續(xù)輸入n=8條指令，請(qǐng)畫出指令流水線時(shí)空?qǐng)D。推導(dǎo)流水線實(shí)際吞吐率的公式P，它定義為單位時(shí)間中輸出的指令數(shù)。推導(dǎo)流水線的加速比公式S，它定義為順序執(zhí)行幾條指令所用的時(shí)間與流水執(zhí)行幾條指令所用的時(shí)間之

16、比。本科生期末試卷（三）一、選擇題（每小題1分，共15分）1下列數(shù)中最小的數(shù)是（A）。A（101001）2B（52）8C（101001）BCDD（233）162某DRAM芯片，其存儲(chǔ)容量為512M8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（D）。A8，512B512，8C18，8D19，83在下面描述的匯編語(yǔ)言基本概念中，不正確的表述是（C）。A對(duì)程序員的訓(xùn)練要求來說，需要硬件知識(shí)B匯編語(yǔ)言對(duì)機(jī)器的依賴性高C用匯編語(yǔ)言編寫程序的難度比高級(jí)語(yǔ)言D匯編語(yǔ)言編寫的程序執(zhí)行速度比高級(jí)語(yǔ)言慢4交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器，它用（A）方式執(zhí)行多個(gè)獨(dú)立的讀寫操作。A流水B資源重復(fù)C順序D資源共享5寄存器間接

17、尋址方式中，操作數(shù)在（B）。A通用寄存器B主存單元C程序計(jì)數(shù)器D堆棧6機(jī)器指令與微指令之間的關(guān)系是（A）。A用若干條微指令實(shí)現(xiàn)一條機(jī)器指令B用若干條機(jī)器指令實(shí)現(xiàn)一條微指令C用一條微指令實(shí)現(xiàn)一條機(jī)器指令D用一條機(jī)器指令實(shí)現(xiàn)一條微指令7描述多媒體CPU基本概念中，不正確的是（C）。A多媒體CPU是帶有MMX技術(shù)的處理器BMMX是一種多媒體擴(kuò)展結(jié)構(gòu)CMMX指令集是一種多指令流多數(shù)據(jù)流的并行處理指令D多媒體CPU是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的CISC機(jī)器8在集中式總線仲裁中，（A）方式對(duì)電路故障最敏感。A菊花鏈B獨(dú)立請(qǐng)求C計(jì)數(shù)器定時(shí)查詢9流水線中造成控制相關(guān)的原因是執(zhí)行（A）指令而引起。A條件轉(zhuǎn)移B訪內(nèi)C算邏

18、D無條件轉(zhuǎn)移10PCI總線是一個(gè)高帶寬且與處理器無關(guān)的標(biāo)準(zhǔn)總線。下面描述中不正確的是（D）。A采用同步定時(shí)協(xié)議B采用分布式仲裁策略C具有自動(dòng)配置能力D適合于低成本的小系統(tǒng)11下面陳述中，不屬于外圍設(shè)備三個(gè)基本組成部分的是（D）。A存儲(chǔ)介質(zhì)B驅(qū)動(dòng)裝置C控制電路D計(jì)數(shù)器12中斷處理過程中，（A）項(xiàng)是由硬件完成。A關(guān)中斷B開中斷C保存CPU現(xiàn)場(chǎng)D恢復(fù)CPU現(xiàn)場(chǎng)13IEEE1394是一種高速串行I/O標(biāo)準(zhǔn)界面。以下選項(xiàng)中，（D）項(xiàng)不屬于IEEE1394的協(xié)議集。A業(yè)務(wù)層B鏈路層C物理層D串行總線管理14下面陳述中，（C）項(xiàng)屬于存儲(chǔ)管理部件MMU的職能。A分區(qū)式存儲(chǔ)管理B交換技術(shù)C分頁(yè)技術(shù)1564位的安

19、騰處理機(jī)設(shè)置了四類執(zhí)行單元。下面陳述中，（D）項(xiàng)不屬于安騰的執(zhí)行單元。A浮點(diǎn)執(zhí)行單元B存儲(chǔ)器執(zhí)行單元C轉(zhuǎn)移執(zhí)行單元D定點(diǎn)執(zhí)行單元二、填空題（每小題2分，共20分）1定點(diǎn)32位字長(zhǎng)的字，采用2的補(bǔ)碼形式表示時(shí)，一個(gè)字所能表示的整數(shù)范圍是（-2的31次方-2的31次方減一）。2IEEE754標(biāo)準(zhǔn)規(guī)定的64位浮點(diǎn)數(shù)格式中，符號(hào)位為1位，階碼為11位，尾數(shù)為52位，則它能表示的最大規(guī)格化正數(shù)為（）。3浮點(diǎn)加、減法運(yùn)算的步驟是（0操作檢查）、（比較階碼大小并完成對(duì)階）、（尾數(shù)加減）、（規(guī)格化處理）、（舍入操作）4某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為64MB，若按字編址，它的存儲(chǔ)系統(tǒng)的地址線至少需要（24）條

20、。5一個(gè)組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個(gè)字，則主存地址共（20）位，其中主存字塊標(biāo)記應(yīng)為（9）位，組地址應(yīng)為（5）位，Cache地址共（11）位。6CPU從主存取出一條指令并執(zhí)行該指令的時(shí)間叫（指令周期），它通常包含若干個(gè)（CPU周期），而后者又包含若干個(gè)（時(shí)鐘周期）。7某中斷系統(tǒng)中，每抽取一個(gè)輸入數(shù)據(jù)就要中斷CPU一次，中斷處理程序接收取樣的數(shù)據(jù)，并將其保存到主存緩沖區(qū)內(nèi)。該中斷處理需要X秒。另一方面，緩沖區(qū)內(nèi)每存儲(chǔ)N個(gè)數(shù)據(jù)，主程序就將其取出進(jìn)行處理，這種處理需要Y秒，因此該系統(tǒng)可以跟蹤到每秒（N/(N*X+Y)）次中斷請(qǐng)求。8在計(jì)算機(jī)系統(tǒng)中，多

21、個(gè)系統(tǒng)部件之間信息傳送的公共通路稱為（總線）。就其所傳送信息的性質(zhì)而言，在公共通路上傳送的信息包括（地址）、（數(shù)據(jù)）、（控制信息）。9在虛存系統(tǒng)中，通常采用頁(yè)表保護(hù)、段表保護(hù)和鍵保護(hù)方法實(shí)現(xiàn)（存儲(chǔ)區(qū)域）保護(hù)。10安騰體系結(jié)構(gòu)采用推測(cè)技術(shù)，利用（控制）推測(cè)方法和（數(shù)據(jù)）推測(cè)方法提高指令執(zhí)行的并行度。三、簡(jiǎn)答題（每小題8分，共16分）1列表比較CISC處理機(jī)和RISC處理機(jī)的特點(diǎn)。2簡(jiǎn)要列出64位的安騰處理機(jī)體系結(jié)構(gòu)的主要特點(diǎn)。1.顯示并行指令計(jì)算（EPIC）技術(shù)。2.超長(zhǎng)指令字（VLIW）技術(shù)。3.分支推斷技術(shù)4.推測(cè)技術(shù)5.軟件流水線技術(shù)6.寄存器堆棧技術(shù)四、計(jì)算題（12分）有兩個(gè)浮點(diǎn)數(shù)N1=

22、2j1S1,N2=2j2S2，其中階碼用4位移碼、尾數(shù)用8位原碼表示（含1位符號(hào)位）。設(shè)j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，寫出運(yùn)算步驟及結(jié)果。五、設(shè)計(jì)題（12分）機(jī)器字長(zhǎng)32位，常規(guī)設(shè)計(jì)的物理存儲(chǔ)空間32M，若將物理存儲(chǔ)空間擴(kuò)展到256M，請(qǐng)?zhí)岢鲆环N設(shè)計(jì)方案。六、分析題（10分）某機(jī)的指令格式如下所示X為尋址特征位：X=00：直接尋址；X=01：用變址寄存器RX1尋址；X=10：用變址寄存器RX2尋址；X=11：相對(duì)尋址設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六進(jìn)制數(shù)）

23、，請(qǐng)確定下列指令中的有效地址：4420H2244H1322H3521H答：有效地址：0020H有效地址：1166H有效地址：1256H有效地址：0058H七、分析題（15分）有如下四種類型的單處理機(jī)：基準(zhǔn)標(biāo)量機(jī)（每個(gè)CPU周期啟動(dòng)1條機(jī)器指令，并行度ILP=1）；超級(jí)標(biāo)量機(jī)（每個(gè)CPU周期啟動(dòng)3條機(jī)器指令，并行度ILP=3）；超級(jí)流水機(jī)（每1/3個(gè)CPU周期啟動(dòng)1條機(jī)器指令，并行度ILP=3）；超標(biāo)量超流水機(jī)（每個(gè)CPU周期啟動(dòng)9條指令，并行度ILP=9）。試畫出四種類型處理機(jī)的時(shí)空?qǐng)D。本科生期末試卷（四）一、選擇題（每小題1分，共15分）1運(yùn)算器的核心功能部件是（B）。A數(shù)據(jù)總線BALUC狀

24、態(tài)條件寄存器D通用寄存器2某單片機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為4MB。若按字編址，它的尋址范圍是（A）。A1MB4MBC4MD1MB3某SRAM芯片，其容量為1M8位，除電源和接地端外，控制端有E和R/W#，該芯片的管腳引出線數(shù)目是（B）。A20B28C30D324雙端口存儲(chǔ)器所以能進(jìn)行高速讀/寫操作，是因?yàn)椴捎茫―）。A高速芯片B新型器件C流水技術(shù)D兩套相互獨(dú)立的讀寫電路5單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)以外，另一個(gè)數(shù)常需采用（C）。A堆棧尋址方式B立即尋址方式C隱含尋址方式D間接尋址方式6為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（C）。A用程序計(jì)數(shù)

25、器PC來產(chǎn)生后繼微指令地址B用微程序計(jì)數(shù)器PC來產(chǎn)生后繼微指令地址C通過微指令順序控制字段由設(shè)計(jì)者指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指令地址D通過指令中指定一個(gè)專門字段來控制產(chǎn)生后繼微指令地址7微程控器中，機(jī)器指令與微指令的關(guān)系是（B）。A每一條機(jī)器指令由一條微指令來執(zhí)行B每一條機(jī)器指令由一段用微指令編成的微程序來解釋執(zhí)行C一段機(jī)器指令組成的程序可由一條微指令來執(zhí)行D一條微指令由若干條機(jī)器指令組成8CPU中跟蹤指令后繼地址的寄存器是（B）。A地址寄存器B程序計(jì)數(shù)器C指令寄存器D通用寄存器9某寄存器中的數(shù)值為指令碼，只有CPU的（A）才能識(shí)別它。A指令譯碼器B判斷程序C微指令D時(shí)序信號(hào)1

26、0為實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場(chǎng)信息最有效的方法是采用（B）。A通用寄存器B堆棧C主存D外存11采用DMA方式傳送數(shù)據(jù)時(shí)，每傳送一個(gè)數(shù)據(jù)，就要占用一個(gè)（C）的時(shí)間。A指令周期B機(jī)器周期C存儲(chǔ)周期D總線周期12將IEEE1394串行標(biāo)準(zhǔn)界面與SCSI并行標(biāo)準(zhǔn)界面進(jìn)行比較，指出下面陳述中不正確的項(xiàng)是（D）。A前者數(shù)據(jù)傳輸率高B前者數(shù)據(jù)傳送的實(shí)時(shí)性好C前者使用6芯電纜，體積小D前者不具有熱插拔能力13下面陳述中，不屬于虛存機(jī)制要解決的問題項(xiàng)是（D）。A調(diào)度問題B地址映射問題C替換與更新問題D擴(kuò)大物理主存的存儲(chǔ)容量和字長(zhǎng)14進(jìn)程從運(yùn)行狀態(tài)轉(zhuǎn)入就緒狀態(tài)的可能原因是（D）。A被選中占有處理機(jī)時(shí)間B等待某一事件發(fā)

27、生C等待的事件已發(fā)生D時(shí)間片已用完15安騰處理機(jī)的一組指令中，可以并行執(zhí)行的指令是（）。AId8r1=r3Baddr6=r8,r9CSUBr3=r1,r4Daddr5=r3,r7二、填空題（每小題2分，共20分）1計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級(jí)，即微程序設(shè)計(jì)級(jí)（或邏輯電路級(jí)）、一般機(jī)器級(jí)、操作系統(tǒng)級(jí)、（匯編語(yǔ)言）級(jí)、（高級(jí)語(yǔ)言）級(jí)。2十進(jìn)制數(shù)在計(jì)算機(jī)內(nèi)有兩種表示形式：（字符串）形式和（壓縮十進(jìn)制串）形式。前者主要用在非數(shù)值計(jì)算的應(yīng)用領(lǐng)域，后者用于直接完成十進(jìn)制數(shù)的算術(shù)運(yùn)算。3一個(gè)定點(diǎn)數(shù)由符號(hào)位和數(shù)值域兩部分組成。按小數(shù)點(diǎn)位置不同，定點(diǎn)數(shù)有（純小數(shù)）和（純整數(shù)）兩種表示方法。4對(duì)存儲(chǔ)器的

28、要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié)構(gòu)，即（高速緩沖存儲(chǔ)器）、（主存儲(chǔ)器）、（外存儲(chǔ)器）。5高級(jí)的DRAM芯片增強(qiáng)了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級(jí)DRAM芯片，它們是（FPM-DRAM）、（CDRAM）、（SDRAM）。6一個(gè)較完善的指令系統(tǒng)，應(yīng)當(dāng)有（完善性）、（有效性）（規(guī)整性）、（兼容性）四大類指令。7機(jī)器指令對(duì)四種類型的數(shù)據(jù)進(jìn)行操作。這四種數(shù)據(jù)類型包括（地址）型數(shù)據(jù)、（數(shù)值）型數(shù)據(jù)、（字符）型數(shù)據(jù)、（邏輯）型數(shù)據(jù)。8CPU中保存當(dāng)前正在執(zhí)行的指令的寄存器是（指令寄存器IR），指示下一條指令地址的寄存器是（程序計(jì)數(shù)器P

29、C），保存算術(shù)邏輯運(yùn)算結(jié)果的寄存器是（數(shù)據(jù)緩沖寄存器DR）和（通用寄存器）。9虛存系統(tǒng)中，通常采用頁(yè)表保護(hù)、段表保護(hù)和鍵保護(hù)以實(shí)現(xiàn)（存儲(chǔ)區(qū)域）保護(hù)。10安騰體系結(jié)構(gòu)采用分支推斷技術(shù)，將傳統(tǒng)的（“if-then-else”）分支結(jié)構(gòu)轉(zhuǎn)變?yōu)闊o分支的（順序/并行）代碼，避免了錯(cuò)誤預(yù)測(cè)分支而付出的代價(jià)。三、簡(jiǎn)答題（每小題8分，共16分）1PCI總線中三種橋的名稱是什么？簡(jiǎn)述其功能。解：PCI總線中三種橋的名稱分別是HOST總線/PCI橋(簡(jiǎn)稱HOST橋)、PCI/PCI橋和PCI/LEGACY總線橋。橋是一個(gè)總線轉(zhuǎn)換部件，可把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個(gè)總線主設(shè)

30、備都能看到同一份地址表。橋有信號(hào)的緩沖能力和信號(hào)電平轉(zhuǎn)換功能。它還可以完成規(guī)程轉(zhuǎn)換、數(shù)據(jù)快存化、裝拆數(shù)據(jù)分組等2安騰處理機(jī)采用的6種增強(qiáng)并行性功能的技術(shù)措施是什么？解：1.顯示并行指令計(jì)算技術(shù)2.超長(zhǎng)指令字技術(shù)3.分支推斷技術(shù)4.推測(cè)技術(shù)5.軟件流水技術(shù)6.寄存器堆棧技術(shù)五、計(jì)算題（10分）設(shè)存儲(chǔ)器容量為64M字，字長(zhǎng)為64位，模塊數(shù)m=8，分別用順序和交叉方式進(jìn)行組織。存儲(chǔ)周期T=100ns，數(shù)據(jù)總線寬度為64位，總線傳送周期t=50ns。求：順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？解：順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=8個(gè)字的性息總量都是Q=64bx8=512b順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出

31、4個(gè)字所需的時(shí)間分別是：t2=mT=8x100ns=8x10-7st1=T+(m-1)t=100ns+7x50ns=4.5x10-7s順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是:W2=q/t2=512b/(8x10-7)s=640Mb/sW1=q/t1=512b/(4.5x10-7)s=1137.8Mb/s六、分析題（12分）一種二進(jìn)制RS型32位的指令結(jié)構(gòu)如下：其中OP為操作碼字段，X為尋址模式字段，D為偏移量字段，其尋址模式定義為有效地址E算法及說明列表如下：請(qǐng)寫出6種尋址方式的名稱。解：1.直接尋址方式2.相對(duì)尋址方式3.變址尋址方式4.基址尋址方式5.間接尋址方式6.寄存器間接尋址方式七、設(shè)計(jì)

32、題（15分）CPU的數(shù)據(jù)通路如圖1所示。運(yùn)算器中R0R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲(chǔ)器，I-cache為指令存儲(chǔ)器，PC為程序計(jì)數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號(hào)均為微操作控制信號(hào)（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。機(jī)器指令“LDA(R3),R0”實(shí)現(xiàn)的功能是：以（R3）的內(nèi)容為數(shù)存單元地址，讀出數(shù)存該單元中數(shù)據(jù)至通用寄存器R0中。請(qǐng)畫出該取數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號(hào)。（一個(gè)CPU周期有T1T4四個(gè)時(shí)鐘信號(hào)，寄存器打入信號(hào)必須注明時(shí)鐘序號(hào)）本科生期末試卷（

33、五）一、選擇題（每小題1分，共15分）1某機(jī)字長(zhǎng)64位，1位符號(hào)位，63位表示尾數(shù)，若用定點(diǎn)整數(shù)表示，則最大正整數(shù)位（A）。A+(263-1)B+(264-1)C-(263-1)D-(264-1)2請(qǐng)從下面浮點(diǎn)運(yùn)算器中的描述中選出兩個(gè)描述正確的句子（AC）。A浮點(diǎn)運(yùn)算器可用兩個(gè)松散連接的定點(diǎn)運(yùn)算部件一階碼和尾數(shù)部件來實(shí)現(xiàn)B階碼部件可實(shí)現(xiàn)加，減，乘，除四種運(yùn)算。C階碼部件只進(jìn)行階碼相加，相減和比較操作。D尾數(shù)部件只進(jìn)行乘法和除法運(yùn)算。3存儲(chǔ)單元是指（B）。A存放1個(gè)二進(jìn)制信息位的存儲(chǔ)元B存放1個(gè)機(jī)器字的所有存儲(chǔ)元集合C存放1個(gè)位元組的所有存儲(chǔ)元集合D存放2個(gè)位元組的所有存儲(chǔ)元集合4某機(jī)字長(zhǎng)32位

34、，存儲(chǔ)容量1MB，若按字編址，它的尋址范圍是（D）。A01MB0512KBC056KD0256KB5用于對(duì)某個(gè)寄存器中操作數(shù)的尋址方式為（C）。A直接B間接C寄存器直接D寄存器間接6程控類的指令功能是（D）。A進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算B進(jìn)行主存與CPU之間的數(shù)據(jù)傳送C進(jìn)行CPU和I/O設(shè)備之間的數(shù)據(jù)傳送D改變程序執(zhí)行的順序7指令周期是指（C）。ACPU從主存取出一條指令的時(shí)間BCPU執(zhí)行一條指令的時(shí)間CCPU從主存取出一條指令加上執(zhí)行一條指令的時(shí)間D時(shí)鐘周期時(shí)間8描述當(dāng)代流行總線結(jié)構(gòu)中基本概念不正確的句子是（AC）。A當(dāng)代流行的總線不是標(biāo)準(zhǔn)總線B當(dāng)代總線結(jié)構(gòu)中，CPU和它私有的cache一起作為

35、一個(gè)模塊與總線相連C系統(tǒng)中允許有一個(gè)這樣的CPU模塊9CRT的顏色為256色，則刷新存儲(chǔ)器每個(gè)單元的字長(zhǎng)是（C）。A256位B16位C8位D7位10發(fā)生中斷請(qǐng)求的條件是（A）。A一條指令執(zhí)行結(jié)束B一次I/O操作結(jié)束C機(jī)器內(nèi)部發(fā)生故障D一次DMA操作結(jié)束11中斷矢量地址是（B）。A子程序入口地址B中斷服務(wù)程序入口地址C中斷服務(wù)程序入口地址指示器D例行程序入口地址12IEEE1394所以能實(shí)現(xiàn)數(shù)據(jù)傳送的實(shí)時(shí)性，是因?yàn)椋ˋC）。A除非同步傳送外，還提供同步傳送方式B提高了時(shí)鐘頻率C除優(yōu)先權(quán)仲裁外，還提供均等仲裁,緊急仲裁兩種總線仲裁方式D能夠進(jìn)行熱插拔13直接映射cache的主要優(yōu)點(diǎn)是實(shí)現(xiàn)簡(jiǎn)單。這種

36、方式的主要缺點(diǎn)是（B）。A它比其他cache映射方式價(jià)格更貴B如果使用中的2個(gè)或多個(gè)塊映射到cache同一行，命中率則下降C它的存取時(shí)間大于其他cache映射方式Dcache中的塊數(shù)隨著主存容量增大而線性增加14虛擬存儲(chǔ)器中段頁(yè)式存儲(chǔ)管理方案的特性為（C）。A空間浪費(fèi)大，存儲(chǔ)共享不易，存儲(chǔ)保護(hù)容易，不能動(dòng)態(tài)連接B空間浪費(fèi)小，存儲(chǔ)共享容易，存儲(chǔ)保護(hù)不易，不能動(dòng)態(tài)連接C空間浪費(fèi)大，存儲(chǔ)共享不易，存儲(chǔ)保護(hù)容易，能動(dòng)態(tài)連接D空間浪費(fèi)小，存儲(chǔ)共享容易，存儲(chǔ)保護(hù)容易，能動(dòng)態(tài)連接15安騰處理機(jī)的指令格式中，操作數(shù)尋址采用（B）。AR-R-S型BR-R-R型CR-S-S型DS-S-S型二、填空題（每小題2分，

37、共20分）1IEEE6754標(biāo)準(zhǔn)規(guī)定的64位浮點(diǎn)數(shù)格式中，符號(hào)位為1位，階碼為11位，尾數(shù)為52位。則它所能表示的最大規(guī)格化正數(shù)為（）。2直接使用西文鍵盤輸入漢字，進(jìn)行處理，并顯示打印漢字，要解決漢字的（）、（）和（）三種不同用途的編碼。3數(shù)的真值變成機(jī)器碼時(shí)有四種表示方法，即（）表示法，（）表示法，（）表示法，（）表示法。4主存儲(chǔ)器的技術(shù)指標(biāo)有（），（），（），（）。5cache和主存構(gòu)成了（），全由（）來實(shí)現(xiàn)。6根據(jù)通道的工作方式，通道分為（）通道和（）通道兩種類型。7SCSI是（）I/O標(biāo)準(zhǔn)界面，IEEE1394是（）I/O標(biāo)準(zhǔn)界面。8某系統(tǒng)總線的一個(gè)存取周期最快為3個(gè)總線時(shí)鐘周期，總線

38、在一個(gè)總線周期中可以存取32位數(shù)據(jù)。如總線的時(shí)鐘頻率為8.33MHz，則總線的帶寬是（）。9操作系統(tǒng)是計(jì)算機(jī)硬件資源管理器，其主要管理功能有（）管理、（）管理和（）管理。10安騰處理機(jī)采用VLIW技術(shù)，編譯器經(jīng)過優(yōu)化，將多條能并行執(zhí)行的指令合并成一個(gè)具有（）的超長(zhǎng)指令字，控制多個(gè)獨(dú)立的（）同時(shí)工作。三、簡(jiǎn)答題（每小題8分，共16分）1畫圖說明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。2簡(jiǎn)述水平型微指令和垂直型微指令的特點(diǎn)。四、計(jì)算題（10分）CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為80次，已知cache存儲(chǔ)周期為40ns，主存存儲(chǔ)周期為200ns，求cache/主存系統(tǒng)的效

39、率和平均訪問時(shí)間。h=2420/2500=0.968ta=h*tc+(1-h)*tm=45.12nse=tc/ta=88.65%五、設(shè)計(jì)題（12分）某機(jī)器單字長(zhǎng)指令為32位，共有40條指令，通用寄存器有128個(gè)，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對(duì)尋址六種。請(qǐng)?jiān)O(shè)計(jì)指令格式，并做必要說明。六、證明題（12分）一條機(jī)器指令的指令周期包括取指（IF）、譯碼（ID）、執(zhí)行（EX）、寫回（WB）四個(gè)過程段，每個(gè)過程段1個(gè)時(shí)鐘周期T完成。先段定機(jī)器指令采用以下三種方式執(zhí)行：非流水線（順序）方式，標(biāo)量流水線方式，超標(biāo)量流水線方式。請(qǐng)畫出三種方式的

40、時(shí)空?qǐng)D，證明流水計(jì)算機(jī)比非流水計(jì)算機(jī)具有更高的吞吐率。七、設(shè)計(jì)題（15分）CPU的數(shù)據(jù)通路如圖1所示。運(yùn)算器中R0R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲(chǔ)器，I-cache為指令存儲(chǔ)器，PC為程序計(jì)數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號(hào)均為微操作控制信號(hào)（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。機(jī)器指令“STOR1,(R2)”實(shí)現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存單元中。請(qǐng)畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號(hào)。（一個(gè)CPU周期含T1T4四個(gè)時(shí)鐘信號(hào)，寄

41、存器打入信號(hào)必須注明時(shí)鐘序號(hào)）解：本科生期末試卷（六）一、選擇題（每小題1分，共15分）1從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬于（B）計(jì)算機(jī)。A并行B馮諾依曼C智能D串行2某機(jī)字長(zhǎng)32位，其中1位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（A）。A-(231-1)B-(230-1)C-(231+1)D-(230+1)3以下有關(guān)運(yùn)算器的描述，（C）是正確的。A只做加法運(yùn)算B只做算術(shù)運(yùn)算C算術(shù)運(yùn)算與邏輯運(yùn)算D只做邏輯運(yùn)算4EEPROM是指（D）。A讀寫存儲(chǔ)器B只讀存儲(chǔ)器C閃速記憶體D電擦除可編程只讀存儲(chǔ)器5常用的虛擬存儲(chǔ)系統(tǒng)由（B）兩級(jí)存儲(chǔ)器組成，其中輔存是

42、大容量的磁表面存儲(chǔ)器。Acache-主存B主存-輔存Ccache-輔存D通用寄存器-cache6RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（D）。A棧頂和次棧頂B兩個(gè)主存單元C一個(gè)主存單元和一個(gè)通用寄存器D兩個(gè)通用寄存器7當(dāng)前的CPU由（D）組成。A控制器B控制器、運(yùn)算器、cacheC運(yùn)算器、主存D控制器、ALU、主存8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個(gè)并行部件的CPU相比，一個(gè)m段流水CPU的吞吐能力是（）。A具備同等水平B不具備同等水平C小于前者D大于前者9在集中式總線仲裁中，（A）方式回應(yīng)時(shí)間最快。A獨(dú)立請(qǐng)求B計(jì)數(shù)器定時(shí)查詢C菊花鏈10CPU中跟蹤指令后繼地址的

43、寄存器是（C）。A地址寄存器B指令計(jì)數(shù)器C程序計(jì)數(shù)器D指令寄存器11從信息流的傳輸速度來看，（A）系統(tǒng)工作效率最低。A單總線B雙總線C三總線D多總線12單級(jí)中斷系統(tǒng)中，CPU一旦回應(yīng)中斷，立即關(guān)閉（C）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。A中斷允許B中斷請(qǐng)求C中斷屏蔽DDMA請(qǐng)求13安騰處理機(jī)的典型指令格式為（）位。A32位B64位C41位D48位14下面操作中應(yīng)該由特權(quán)指令完成的是（）。A設(shè)置定時(shí)器的初值B從用戶模式切換到管理員模式C開定時(shí)器中斷D關(guān)中斷15下列各項(xiàng)中，不屬于安騰體系結(jié)構(gòu)基本特征的是（）。A超長(zhǎng)指令字B顯式并行指令計(jì)算C推斷執(zhí)行D超線程二、填

44、空題（每小題2分，共20分）1字符信息是符號(hào)數(shù)據(jù)，屬于處理（）領(lǐng)域的問題，國(guó)際上采用的字符系統(tǒng)是七單位的（）碼。2按IEEE754標(biāo)準(zhǔn)，一個(gè)32位浮點(diǎn)數(shù)由符號(hào)位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個(gè)域組成。其中階碼E的值等于指數(shù)的真值（）加上一個(gè)固定的偏移值（）。3雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用（）并行技術(shù)，后者采用（）并行技術(shù)。4虛擬存儲(chǔ)器分為頁(yè)式、（）式、（）式三種。5安騰指令格式采用5個(gè)字段：除了操作碼（OP）字段和推斷字段外，還有3個(gè)7位的（）字段，它們用于指定（）2個(gè)源操作數(shù)和1個(gè)目標(biāo)操作數(shù)的地址。6CPU從存儲(chǔ)器取出一條指令并執(zhí)行該指令的時(shí)

45、間稱為（），它常用若干個(gè)（）來表示。7安騰CPU中的主要寄存器除了128個(gè)通用寄存器、128個(gè)浮點(diǎn)寄存器、128個(gè)應(yīng)用寄存器、1個(gè)指令指針寄存器（即程序計(jì)數(shù)器）外，還有64個(gè)（）和8個(gè)（）。8衡量總線性能的重要指標(biāo)是（），它定義為總線本身所能達(dá)到的最高傳輸速率，單位是（）。9DMA控制器按其結(jié)構(gòu)，分為（）DMA控制器和（）DMA控制器。前者適用于高速設(shè)備，后者適用于慢速設(shè)備。1064位處理機(jī)的兩種典型體系結(jié)構(gòu)是（）和（）。前者保持了與IA-32的完全兼容，后者則是一種全新的體系結(jié)構(gòu)。三、簡(jiǎn)答題（每小題8分，共16分）1簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問速度？采用更高速的技術(shù)

46、來縮短讀出時(shí)間，還可采用并行技術(shù)的存儲(chǔ)器。2一臺(tái)機(jī)器的指令系統(tǒng)有哪幾類典型指令？列出其名稱。數(shù)據(jù)傳送類控制類運(yùn)算類邏輯類輸入輸出類字符串處理類特權(quán)類五、設(shè)計(jì)題（12分）現(xiàn)給定與門、或門、異或門三種芯片，其中與門、或門的延遲時(shí)間為20ms，異或門的延遲時(shí)間為60ns。請(qǐng)寫出一位全加器（FA）的真值表和邏輯表達(dá)式，畫出FA的邏輯圖。畫出32位行波進(jìn)位加法器/減法器的邏輯圖。注：畫出最低2位和最高2位（含溢出電路）計(jì)算一次加法所用的總時(shí)間。六、計(jì)算題（12分）某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由cache、主存和磁盤構(gòu)成。cache的訪問時(shí)間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時(shí)間將其裝入cache，然后再進(jìn)行訪問；如果被訪問的單元不在主存中，則需要10ms的時(shí)間將其從磁盤中讀入主存，然后再裝入cache中并開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問一個(gè)字的平均時(shí)間。七、計(jì)算題（15分）假設(shè)使用100臺(tái)多處理機(jī)系統(tǒng)獲得加速比80，求原計(jì)算機(jī)程序中串行部分所占的比例是多少？本科生期末試卷（七）一、選擇題（每小題1分，共15分）1馮諾依曼機(jī)工作的基本方式的特點(diǎn)是（B）