多家it公司硬件筆試題及答案

1、1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 解答：同步電路是說電路里的時鐘相互之間是同步的，同步的含義不只局限于同一個CLOCK，而是容許有多個CLOCK，這些CLOCK的周期有倍數(shù)關系并且相互之間的相位關系是固定的就可以，比如，10ns, 5ns, 2.5ns 三個CLOCK的電路是同步電路。我們現(xiàn)在的綜合，STA都是針對同步電路的。異步電路是指CLOCK之間沒有倍數(shù)關系或者相互之間的相位關系不是固定的，比如5ns, 3ns 兩個CLOCK是異步的。異步電路無法作真正意義上的綜合及STA，如果在同步電路里夾雜有異步電路，就set_flase_path。所以異步電路只有靠仿真來檢查電路

2、正確與否。異步電路主要是組合邏輯電路，用于產生地址譯碼器、或的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生變化。也就是說一個時刻允許一個輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。電路的穩(wěn)定需要有可靠的建立時間和持時間，待下面介紹。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。比如觸發(fā)器，當上升延到來時，寄存器把端的電平傳到輸出端。同步電路：存儲電路中所有觸發(fā)器

3、的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其它的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。5、名詞：SRAM、SSRAM、SDRAMSRAM：靜態(tài)RAMDRAM：動態(tài)RAMSSRAM：Synchronous Static Random Access Memory同步靜態(tài)隨機訪問存儲器。它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關。這一點與異步SRAM不同，異步SRAM的訪問獨

4、立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM同步動態(tài)隨機存儲器6、FPGA和ASIC的概念，他們的區(qū)別。（未知） 答案：FPGA是可編程ASIC。 ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產品無需測試、質量穩(wěn)定以及可實時在線檢驗等優(yōu)點。7、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？OTP mean

5、s one time program，一次性編程MTP means multi time program，多次性編程OTP（One Time Program）是MCU的一種存儲器類型MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。MASKROM的MCU價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應用場合；FALSHROM的MCU程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發(fā)用途；OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，尤其是功

6、能不斷翻新、需要迅速量產的電子產品。8、單片機上電后沒有運轉，首先要檢查什么？首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應該使用示波器探頭的“X10”檔。另一個辦法是測量復位狀態(tài)下的IO口電平，按住復位鍵不放，然后測量IO口（沒接外部上拉的P0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。另外還要注意的地方是，如果使用片內ROM的話（大部分情況下如此，

7、現(xiàn)在已經(jīng)很少有用外部擴ROM的了），一定要將EA引腳拉高，否則會出現(xiàn)程序亂跑的情況。有時用仿真器可以，而燒入片子不行，往往是因為EA引腳沒拉高的緣故（當然，晶振沒起振也是原因只一）。經(jīng)過上面幾點的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試（越靠近芯片越好）。 2、什么是同步邏輯和異步邏輯？（漢王筆試） 解答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關

8、系。 答案應該與上面問題一致補充：同步時序邏輯電路的特點 各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入 x 有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。 異步時序邏輯電路的特點 電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。4、什么是Setup 和Holdup時間？（漢王筆試） 5、setup和holdup時間,區(qū)別.（南山之橋） 6、解釋setup time和hold time的定義和在時

9、鐘信號延遲時的變化。（未知） 7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06 上海筆試試題） 解答：Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā) 器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果h

10、old time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信 號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時 間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。 8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微 電子） 9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 解

11、答：在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的（冗余）消去項，但是不能避免功能冒險，二是在芯片外部加電容。三是增加選通電路在組合邏輯中，由于多少輸入信號變化先后不同、信號傳輸?shù)穆窂讲煌?，或是各種器件延遲時間不同（這種現(xiàn)象稱為競爭）都有可能造成輸出波形產生不應有的尖脈沖（俗稱毛刺），這種現(xiàn)象成為冒險。 10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 解答：常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于T

12、TL是在之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Tra

13、nsceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.ttl的為:V

14、ih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用cmos可直接驅動ttl;加上拉電阻后,ttl可驅動cmos.1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平

15、，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2、從確保足夠的驅動電流考慮應當足夠?。浑娮栊?，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理/OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作

16、驅動（例如控制一個LED）灌電流工作時就可以不加上拉電阻OC門可以實現(xiàn)“線與”運算OC門就是 集電極開路輸出總之加上拉電阻能夠提高驅動能力。什么是OC門？OC門，又稱集電極開路（漏極開路）與非門門電路，Open Collector（Open Drain）。為什么引入OC門？ 實際使用中,有時需要兩個或兩個以上與非門的輸出端連接在同一條導線上，將這些與非門上的數(shù)據(jù)（狀態(tài)電平）用同一條導線輸送出去。因此，需要一種新的與非門電路-OC門來實現(xiàn)“線與邏輯”。OC門主要用于3個方面： 1、實現(xiàn)與或非邏輯，用做電平轉換，用做驅動器。由于OC門電路的輸出管的集電極懸空，使用時需外接一個上拉電阻Rp到電源VC

17、C。OC門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅動能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應當足夠大；從確保足夠的驅動電流考慮應當足夠小。 2、線與邏輯，即兩個輸出端（包括兩個以上）直接互連就可以實現(xiàn)“AND”的邏輯功能。在總線傳輸?shù)葘嶋H應用中需要多個門的輸出端并聯(lián)連接使用，而一般TTL門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻抗形成很大的短路電流（灌電流），而燒壞器件。在硬件上，可用OC門或三態(tài)門（ST門）來實現(xiàn)。 用OC門實現(xiàn)線與，應同時在輸出端口應加一個上拉電阻。 3、 三態(tài)門（ST門）主要用在應用于多個門輸出共享數(shù)據(jù)總線，為避免多個門輸

18、出同時占用數(shù)據(jù)總線，這些門的使能信號（EN）中只允許有一個為有效電平（如高電平），由于三態(tài)門的輸出是推拉式的低阻輸出，且不需接上拉（負載）電阻，所以開關速度比OC門快，常用三態(tài)門作為輸出緩沖器。11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 解答：亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 12、IC設計中同步復位與 異步復位的區(qū)別。（南山之橋） 解答：1

19、）同步復位和異步復位在FPGA的實現(xiàn)與所選的器件有關。有些器件里的觸發(fā)器本身就具有同步/異步復位端，在這樣的器件中，異步復位和同步復位在走線上是沒有區(qū)別的。區(qū)別只在于是否與時鐘有關。在這樣的器件中，只要不是在復位一結束信號（例如多位的計數(shù)器）的值就發(fā)生跳變，應該是沒有影響的。（2）如果器件只能完成異步復位，那同步復位實際上是由邏輯完成的。在這種情況下，有可能增加你的邏輯資源。（3）如果想采用異步復位，又想避免復位結束時，有些觸發(fā)器處于復位狀態(tài)，有些觸發(fā)器處于工作狀態(tài)的情況（由于skew造成），可以在復位輸入的起始路徑上加入一級D觸發(fā)器。并限制同步后復位信號的max_delay?？傊?，需要根據(jù)你

20、的應用情況選用不同的復位形式。13、MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋） 解答Moore型狀態(tài)機的轉向只取決于當前的狀態(tài)，Meeley型不同。Moore型狀態(tài)機的輸出信號是直接由狀態(tài)寄存器譯碼得到，而Mealy型狀態(tài)機則是以現(xiàn)時的輸入信號結合即將變成次態(tài)的現(xiàn)態(tài)，編碼成輸出信號Moore狀態(tài)機的輸出只與有限狀態(tài)自動機的當前狀態(tài)有關，與輸入信號的當前值無關。 Moore有限狀態(tài)機在時鐘CLOCK脈沖的有效邊沿后的有限個門延后，輸出達到穩(wěn)定值。即使在一個時鐘周期內輸入信號發(fā)生變化,輸出也會在一個完整的時鐘周期內保持穩(wěn)定值而不變。輸入對輸出的影響要到下一個時鐘周期才能反映出來。Moo

21、re有限狀態(tài)機最重要的特點就是將輸入與輸出信號隔離開來。 14、多時域設計中,如何處理信號跨時域。（南山之橋） 解答：多時鐘域的設計中，對于信號跨時域的處理這里可以采用乒乓操作的方法來進行。乒乓操作的處理流程為：輸入數(shù)據(jù)流通過“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時分配到兩個數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第一個緩沖周期，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”；在第2個緩沖周期，通過“輸入數(shù)據(jù)選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊2”，同時將“數(shù)據(jù)緩沖模塊1”緩存的第1個周期數(shù)據(jù)通過“輸入數(shù)

22、據(jù)選擇單元”的選擇，送到“數(shù)據(jù)流運算處理模塊”進行運算處理；在第3個緩沖周期通過“輸入數(shù)據(jù)選擇單元”的再次切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”，同時將“數(shù)據(jù)緩沖模塊2”緩存的第2個周期的數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”切換，送到“數(shù)據(jù)流運算處理模塊”進行運算處理。如此循環(huán)。 乒乓操作的最大特點是通過“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍、相互配合的切換，將經(jīng)過緩沖的數(shù)據(jù)流沒有停頓地送到“數(shù)據(jù)流運算處理模塊”進行運算與處理。把乒乓操作模塊當做一個整體，站在這個模塊的兩端看數(shù)據(jù)，輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的，沒有任何停頓，因此非常適合對數(shù)據(jù)流進行流水線式處理。所以乒乓操作常常

23、應用于流水線式算法，完成數(shù)據(jù)的無縫緩沖與處理。 乒乓操作的第二個優(yōu)點是可以節(jié)約緩沖區(qū)空間。還有一種方法，F(xiàn)IFO一般用于不同時鐘域之間的數(shù)據(jù)傳輸，比如FIFO的一端時AD數(shù)據(jù)采集，另一端時計算機的PCI總線，假設其AD采集的速率為16位 100K SPS，那么每秒的數(shù)據(jù)量為100K×16bit=1.6Mbps,而PCI總線的速度為33MHz，總線寬度32bit,其最大傳輸速率為1056Mbps,在兩個不同的時鐘域間就可以采用FIFO來作為數(shù)據(jù)緩沖。另外對于不同寬度的數(shù)據(jù)接口也可以用FIFO，例如單片機位8位數(shù)據(jù)輸出，而DSP可能是16位數(shù)據(jù)輸入，在單片機與DSP連接時就可以使用FIF

24、O來達到數(shù)據(jù)匹配的目的。15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試） 解答：Delay < period - setup hold 16、時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件。（華為）解答：T3max T2max T1min；T3min T2min T1max。保持時間應該介于這兩者之間。T3setup>T+T2max,T3hold>T1min+T2min17、給出某個一般時序電路的圖，有T

25、setup,Tdelay,Tck->q,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題） T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay;18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 2003.11.06 上海筆試試題）靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不

26、需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優(yōu)化設計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。動態(tài)時序模擬就是通常的仿真，因為不可能產生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；19、一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。（威盛VIA 2003.11.06 上海筆試試題）關鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。20、給出一個門級的圖，又給了各個門的傳輸延

27、時，問關鍵路徑是什么，還問給出輸入， 使得輸出依賴于關鍵路徑。（未知）21、邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點），全加器等22、卡諾圖寫出邏輯表達式。（威盛VIA 2003.11.06 上海筆試試題）23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡諾圖化簡：一般是四輸入，記住00 01 11 10順序，0 1 3 24 5 7 612 13 15 148 9 11 1024、please show the CMOS inverter schmatic,layout and its cross

28、sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛筆試題circuit design-beijing-） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS

29、 and NMOS and explain? 26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）和載流子有關，P管是空穴導電，N管電子導電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等27、用mos管搭出一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has fast

30、er response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-）29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆 試）30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試）input a,b;output c;assign c=a?(b):(b);32、畫出Y=A*B+C的cmos電路圖。（科廣試題）3

31、3、用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦大唐筆試）34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子）35、利用4選1實現(xiàn)F(x,y,z)=xz+yz。（未知）x,y作為4選1的數(shù)據(jù)選擇輸入，四個數(shù)據(jù)輸入端分別是z或者z的反相，0，136、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）。 解答：好好復習狀態(tài)圖的化簡。（實際上就是化    化成最小項之和的形式后根據(jù)(A*B)*(（C*D）)=AB+CD37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波

32、形畫出各點波形。（Infineon筆試）38、為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND，不知道如何解答。39、用與非門等設計全加法器。（華為）40、給出兩個門電路讓你分析異同。（華為）41、用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知） 解答：我對此題的解答是認為做一個全加

33、器，讓后把低兩位與然后或一個高位。Module Check(A,B,C,D,E,F)InputA,B,C,D,E;OutputF;RegA,B,C,D,E;RegF;Reg 2:0 Z;AssignZ = A+B+C+D+E;Always( )BeginIf( Z >2)F<=1;ElseF<=0;EndEndmodule;43、用波形表示D觸發(fā)器的功能。（揚智電子筆試） 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試） 45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題） 46、畫出DFF的結構圖,用verilog實現(xiàn)之。（威盛） 解答：知

34、道DFF是D觸發(fā)器就好做多了。略。47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） 解答：是邊緣觸發(fā)的也是就取上升沿來的時候的值latch 是為高電平的時候就是透明的49、簡述latch和filp-flop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 解答：如48。51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產生的。（南山之橋） 解答：應為latch為電平觸發(fā)，容易產生毛刺干擾。latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)

35、下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不適當?shù)膽胠atch則會大量浪費芯片資源。52、用D觸發(fā)器做個二分頻的電路.又問什么是狀態(tài)圖。（華為） 53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 解答：二分頻電路即是D觸發(fā)器的反相輸出接入輸入即可。55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻？ 解答：4個56、用filp-flop和logic-gate設計一個1位加法器，輸入car

36、ryin和current-stage，輸出 carryout和next-stage. （未知） 57、用D觸發(fā)器做個4進制的計數(shù)。（華為） 58、實現(xiàn)N位Johnson Counter,N=5。（南山之橋） 解答：下面的Verilog代碼描述了一個異步復位的Johnson Counter.module johnson(clk,clr,out);input clk,clr;output4:0 out;reg4:0 out;always (posedge clk or posedge clr) beginif (clr) out<= 5'h0; elsebegin out<=

37、out<< 1; out0<= out4;endendendmodule 59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭微電子） 60、數(shù)字電路設計當然必問Verilog/VHDL，如設計計數(shù)器。（未知） 61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 解答：首先這兩個詞的意思是阻塞和非阻塞。這兩種賦值的形式直接影響著你在設計中是否出現(xiàn)了鎖存的現(xiàn)象or出現(xiàn)了觸發(fā)器。阻塞賦值（），它在使用后立即賦值，使用在組合邏輯電路中。非阻塞賦值（<=），它的賦值在下次的時鐘脈沖到來時賦值，使用在時序邏輯電路中。在Veril

38、og中推薦使用非阻塞賦值。62、寫異步D觸發(fā)器的verilog module。（揚智電子筆試） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( clk , clk_o, reset); inp

39、ut clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = out; assign clk_o = out; endmodule 64、可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試）解答：PAL，PLD，CPLD，F(xiàn)PGA。 module dff8(c

40、lk , reset, d, q); input clk; input reset; input d; output q; reg q; always (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 解答：四位全加器的描述：Module Add4( a,b,c,d,q,cp,clk,clr);Inputa,b,c,d,clk,clr;Outputq,cp;Reg a,b,c,d;Wire3:0q;wirecp;Reg4:0

41、Qout;Always(posedge clk or negedge clr )BeginIf(clr)Qout <= 0;elseQout <= a+b+c+d;EndQ = Qout3:0;Cp = qout4;Endmodule5分頻電路的設計：Module5Div(ClkIn,ClkOut,clr)InputClkIn,clr;OutputClkOut;RegClkIn,clr,ClkOut;Reg2:0 Count;Always( posedge ClkIn or negedge clr )BeginIf(clr)ClkOut <= 0;ElseBeginIf(Co

42、unt = 3h5)beginClkOut <= 0;Count <= 0;EndElseBeginClkOut <= 1;Count <= Count + 1;EndEndEndEndmodule66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知） 67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知） 68、一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解的）。（威盛VIA 2003.11.06 上海筆試試題） 69、描述一個交通信號燈的設計。（仕蘭微電子） 解答：(1) 在交通燈控制電路JT

43、DKZ的設計中，利用狀態(tài)機非常簡潔地實現(xiàn)了對主、支干道指示燈的控制和有關單元電路的使能控制。 (2) 在定時單元CNT45S和CNT25S的設計中，根據(jù)設計要求需進行減計數(shù)，但本設計中卻使用的是加法計數(shù)，只是在將計數(shù)結果轉換成兩位BCD碼時，將計數(shù)的最小值對應轉換成顯示定時的最大值，計數(shù)值加1時，轉換的顯示值減1，依此類推。70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試） 71、設計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢 數(shù)。 （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計 的要求。（未知） 72、設

44、計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計 工程中可使用的工具及設計大致過程。（未知） 73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。（威盛） 74、用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： b： 請畫出state machine；請用RTL描述其state machine。（未知） 解答：只處理73；代碼的書寫是采用Case語句來完成的。例如：Mod

45、uleCheck( clk,clr,S,Q)Inputclk,S,clr;OutputQ;Regclk,S,clr;RegQ;Reg2:0 State;Parameter A = 3h1; B = 3h2; C = 3h3; D = 3h4; E = 3h5;always(posedge clk or negedge clr)beginif(clr)Q <= 0;ElseBeginSwitch (State):A:if( S )beginState <= B;Q <= 0;endElsebeginState <= A;Q <= 0;endB:if( S )begi

46、nState <= B;Q<= 0;endElsebeginState <= C;Q<= 0;EndC:if( S )beginState <= B;Q<= 0;endElsebeginState <= D;Q<= 0;endD:if( S )beginState <= E;Q<=0;endElsebeginState <= A;Q<=0;endE:if( S )beginState <= B;Q<=0;endElsebeginState <= A;Q <= 1;EndDefault : state

47、 <= A;Endcase;Endmodule75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫）。（飛利浦大唐筆試） 解答：如上解。解答略。76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試）regN-1:0 memory0:M1; 定義FIFO為N位字長容量M八個always模塊實現(xiàn)，兩個用于讀寫FIFO，兩個用于產生頭地址head和尾地址tail，一個產生counter計數(shù)，剩下三個根據(jù)counter的值產生空，滿，半滿信號產生空，滿，半滿信號77、現(xiàn)有一用戶需要一種集成電路產品，要求該產品能夠實現(xiàn)如下功能：

48、y=lnx，其中，x為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假設公司接到該項目后，交由你來負責該產品的設計，試討論該產品的設計全程。（仕蘭微電子） 解答：我對于此產品的設計應該主要考慮產品的功用，是否實現(xiàn)產品的功能成為產品設計的核心問題。首先在看到用戶的要求是實現(xiàn)一個對數(shù)，并且y為二進制小數(shù)輸出，看到了這里要明確在硬件設計中出現(xiàn)小數(shù)的處理是要用移位運算來將小數(shù)轉換計算的。也就是說這里的小數(shù)點的處理也是固定，只要改變整數(shù)部分和小數(shù)部分即可。對于輸入的要求為4位二進制，則可以表示的范圍為0F，因為這里的輸入的數(shù)據(jù)不是很多，所以我可以采用狀態(tài)機的方式來實現(xiàn)。利

49、用工具將這里的16位數(shù)據(jù)計算出來然后取此處計算出來的從高位數(shù)到小數(shù)點后2位即可，作為輸出顯示。設計完了產品要作進一步的調試工作，以確保產品的正常運行。在產品的開始也要注意產品的包裝的設計，只有外包裝和產品的核心都按要求完成了，這項產品才算合格。78、sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 解答：SRAM是英文Static RAM的縮寫，它是一種具有靜志存取功能的內存，不需要刷新電路即能保存它內部存儲的數(shù)據(jù)。不像DRAM內存那樣需要刷新電路，每隔一段時間，固定要對DRAM刷新充電一次，否則內部的數(shù)據(jù)即會消失，因此SRAM具有較高的性能，但是SRAM也有它的缺點，即

50、它的集成度較，相同容量的DRAM內存可以設計為較小的體積，但是SRAM卻需要很大的體積，所以在主板上SRAM存儲器要占用一部分面積，在主板上哪些是SRAM呢？一種是置于CPU與主存間的高速緩存，它有兩種規(guī)格：一種是固定在主板上的高速緩存（Cache  Memory ）；另一種是插在卡槽上的COAST（Cache On A Stick）擴充用的高速緩存，另外在CMOS芯片1468l8的電路里，它的內部也有較小容量的128字節(jié)SRAM，存儲我們所設置的配置數(shù)據(jù)。還有為了加速CPU內部數(shù)據(jù)的傳送，自80486CPU起，在CPU的內部也設計有高速緩存，故在Pentium CPU就有

51、所謂的L1 Cache（一級高速緩存）和L2Cache（二級高速緩存）的名詞，一般L1 Cache是內建在CPU的內部，L2 Cache是設計在CPU的外部，但是Pentium Pro把L1和L2 Cache同時設計在CPU的內部，故Pentium Pro的體積較大。最新的Pentium II又把L2 Cache移至CPU內核之外的黑盒子里。SRAM顯然速度快，不需要刷新的*作，但是也有另外的缺點，就是價格高，體積大，所以在主板上還不能作為用量較大的主存?，F(xiàn)將它的特點歸納如下：優(yōu)點，節(jié)能、速度快，不必配合內存刷新電路，可提高整體的工作效率。缺點，集成度低，相同的容量體積較大，而且價格較高，少量

52、用于關鍵性系統(tǒng)以提高效率。SRAM使用的系統(tǒng)：CPU與主存之間的高速緩存。CPU內部的L1L2或外部的L2高速緩存。CPU外部擴充用的COAST高速緩存。CMOS 146818芯片（RTCMOS SRAM）。  SDRAM，即Synchronous DRAM（同步動態(tài)隨機存儲器），曾經(jīng)是PC電腦上最為廣泛應用的一種內存類型，即便在今天SDRAM仍舊還在市場占有一席之地。既然是“同步動態(tài)隨機存儲器”，那就代表著它的工作速度是與系統(tǒng)總線速度同步的。SDRAM內存又分為PC66、PC100、PC133等不同規(guī)格，而規(guī)格后面的數(shù)字就代表著該內存最大所能正常工作系統(tǒng)總線速度，比如PC

53、100，那就說明此內存可以在系統(tǒng)總線為100MHz的電腦中同步工作。與系統(tǒng)總線速度同步，也就是與系統(tǒng)時鐘同步，這樣就避免了不必要的等待周期，減少數(shù)據(jù)存儲時間。同步還使存儲控制器知道在哪一個時鐘脈沖期由數(shù)據(jù)請求使用，因此數(shù)據(jù)可在脈沖上升期便開始傳輸。SDRAM采用3.3伏工作電壓，168Pin的DIMM接口，帶寬為64位。SDRAM不僅應用在內存上，在顯存上也較為常見。閃存是一種長期動力的非易失性的存儲器，它能在被稱為block的存儲單位中進行刪除和改編。閃存是電可擦除只讀存儲器（EEPROM）的變種，EEPROM與閃存不同的是，它能在字節(jié)水平上進行刪除和重寫，這樣EEPROM就比閃存的更新速度

54、慢。閃存通常被用來保存控制代碼，比如在個人電腦中的基本輸入輸出系統(tǒng)（BISO）。當BIOS需要被改變（重寫）時，閃存可以寫到block（而不是字節(jié)）大小，使它更容易被更新。另一方面，閃存不像任意存取存儲器（RAM）一樣有用，因為任意存取存儲器必須是在字節(jié)（而不是block）水平可設定地址的。DRAM（Dynamic Random-Access Memory），即動態(tài)隨機存儲器最為常見的系統(tǒng)內存。DRAM 只能將數(shù)據(jù)保持很短的時間。為了保持數(shù)據(jù)，DRAM 必須隔一段時間刷新（refresh）一次。如果存儲單元沒有被刷新，數(shù)據(jù)就會丟失。 79、給出單管DRAM的原理圖(西電版數(shù)字電子技術基礎作者楊

55、頌華、馮毛官205頁圖9 14b)，問你有什么辦法提高refresh time。（Infineon筆試）解答：降低溫度，增大電容存儲容量 80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題 circuit design-beijing-） 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interru

56、pt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate sram:  static random accessed memory,靜態(tài)隨機訪問存儲器 ssram: synchronous sram,同步sram sdram: synchronous dynamic ran

57、dom accessed memory, 同步動態(tài)隨機訪問存儲器 壓控振蕩器的英文縮寫(VCO)。 動態(tài)隨機存儲器的英文縮寫(DRAM)。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIR DFT(離散 傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡 PLD是可編程邏輯器件（Programable Logic Device）的簡稱，F(xiàn)PGA是現(xiàn)場可編程門陣列（Field Programable Gate Array)的簡稱4.    什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？答：線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出端口應加一個上拉電阻。OC門，又稱集電極開路（漏