簡歷廖文翔Liao,Wen-Shiang

1、簡歷: 廖 文 翔 Liao,Wen-Shiang 一. 個人資料:工作年資 : 14.6年出生日期 : 1959年10月19日 家庭狀況 : 已婚，育有三個孩子住址 : 臺灣省苗栗縣頭份鎮(zhèn)中正路252號E-mail: wsliaoumc.twMobile: 0987-292906 Tel.: (037)668183二. 教育背景:(1). 國立臺灣大學(xué) 電機工程研究所 固態(tài)電子組 工學(xué)博士(2). 美國加州大學(xué)洛杉磯分校(U.C.L.A) 材料工程研究所 電子材料組 碩士(3). 國立成功大學(xué) 化學(xué)工程學(xué)系 學(xué)士(4). 臺北市立建國高級中學(xué)三. 獲獎紀(jì)錄:得獎獎座 1 (聯(lián)華電子股份有限公

2、司(UMC)頒發(fā))”UMC榮獲升等紀(jì)念獎座 May 1, 2004” 由于負(fù)責(zé)研發(fā)之32nm以下世代Vertical Double Gate MOSFET (FinFET)計劃在短短八個月之內(nèi)從零開始, 圓滿地達(dá)成目標(biāo), 而且Reliability驗證成果優(yōu)良; 45nm世代SiGe組件研發(fā)計劃在短短四個月之內(nèi)就迅速圓滿地獲得成功; Package Strained MOSFET研發(fā)計劃更在短短三個月之內(nèi)就迅速地完成; 同時也發(fā)表了多篇最高等級之國際論文(IEEE-EDL, TED, IRPS, SPIE), 因此獲得提拔升遷至更高之榮譽職等。 得獎獎座 2 (華邦電子股份有限公司(Winbo

3、nd)頒發(fā))”專利提案第一名 (發(fā)明王) Feb. 5, 2002” 由于發(fā)明專利提案最多, 因此于2002年第一季之華邦電子主管會議中, 由章青駒總經(jīng)理在華邦一級主管會議中親自頒發(fā)華邦電子成立19年以來唯一之”創(chuàng)意標(biāo)竿 發(fā)明王”榮譽獎座。得獎獎座 3 (世界先進(jìn)集成電路公司(Vanguard)頒發(fā))”0.19m 64M SDRAM試制成功 Sept. 14, 1999” 由于負(fù)責(zé)研發(fā)之DRAM關(guān)鍵電容器Inner Crown HSG制程整合成功, 而且Reliability通過驗證, 被評選為0.19m世代64M SDRAM制程技術(shù)研發(fā)杰出成果之一。四. 文獻(xiàn)發(fā)表及發(fā)明專利:期刊論文及國際學(xué)

4、術(shù)會議論文: 43篇 (投稿審核中: 3篇)(IEEE-EDL: 2篇; IEEE-TED: 1篇; JAP: 2篇; APL: 1篇; VLSI: 1篇;IEEE-IRPS: 2篇; IEEE-SPIE: 7篇; JJAP: 5篇; SSDM: 5篇; J. Electrochem.: 1篇; Microelec. Reliability: 1篇; VLSI-TSA: 1篇;IIT: 1篇; ICSFS: 1篇; EDSSC: 1篇; IEDMS: 4篇)美國發(fā)明專利: 已獲證14個 (申請中: 5個)中華民國發(fā)明專利: 已獲證19個 (申請中: 3個) 中國大陸發(fā)明專利: 已獲證3個 (申

5、請中: 3個)*榮譽事跡: 多次擔(dān)任”國際電子電機學(xué)會(IEEE)”之學(xué)術(shù)論文(EDL和TED)評審(Reviewer)五. 工作經(jīng)歷:(A). 2005年2月迄今: 國立聯(lián)合大學(xué) 電子工程系 兼任教授 (教字第014208號)親民技術(shù)學(xué)院 電子工程系 兼任教授 (教字第014208號) 任教課程: 固態(tài)電子導(dǎo)論, 電子材料工程, 電子電路實驗(上)(下), 普通化學(xué) 1997年2月2005年1月: 親民工商專科學(xué)校 電子工程科 兼任副教授(副字第024683號)任教課程: 基本電學(xué), 電子學(xué)(上)(下), 電子學(xué)實驗(上)(下), 電路學(xué), 半導(dǎo)體制造工程, 工程數(shù)學(xué), 數(shù)字信號處理, 商業(yè)

6、軟件包(B-1). 2006年1月迄今: 聯(lián)華電子公司 全球營銷處 技術(shù)經(jīng)理 (Technical Manager)工作內(nèi)容及績效:(1). L65nm Technology Benchmark & Promotion(2). L65nm SP/LL Modelling & DSM checklist (3). SOI Technology & Marketing Research(4). Analog IC Technology & Marketing Development(5). Skyworks SOI RF Antenna Switch(6). Dua

7、l Foundry Methodology(7). SRAM Ioff vs Ig manually calculation methodology(8). North America Roadshow in Mar./2006(9). Exploratory technologies below 100nm(10). BOAC and MIM capacitor research(11). Brochure & Website updating for L65nm, L90nm, L130nm & SoC platforms(12). Analog IC Technology

8、 & Marketing(13). Carbon Nanotube (CNT) Technology(14). NOR Flash Technology & Marketing(15). Solar Cell Technology & Marketing(16). MEMS Technology & Marketing (B-2). 2002年3月2006年1月: 聯(lián)華電子公司 中央研究發(fā)展部 先期技術(shù)開發(fā) / 先進(jìn)組件發(fā)展處 經(jīng)理 (Senior Section Manager)工作內(nèi)容及績效:(1). 90nm世代以下SiGe-channel MOSFET制

9、程整合技術(shù)之研發(fā)(2). 3D Mutilple Gate MOSFET (FinFET) OPUS Layout之測試鍵(Testkey)設(shè)計與繪圖(3). 3D FinFET制程整合技術(shù)之研發(fā)及組件操作電性及可靠度(Reliability)之測試評鑒(測試結(jié)果名列世界前端, 成果發(fā)表在EDL-2008, p.788790和IRPS-2005, p.541544)(4). Fully Silicidation (FUSI)應(yīng)用在3D FinFET制程整合之研發(fā)(5). High-tensile Contact Etching Stop Layer (CESL)在3D FinFET制程整合之研

10、發(fā)(6). SOI-FinFET在不同晶向<110>及<100>制程整合之研發(fā)(7). 3D FinFET之Pocket離子布植技術(shù)及Source/Drain SEG制程整合之研發(fā)(8). 3D Strained-Si FinFET組件及制程整合技術(shù)之研發(fā)(9). Strained-Si/bulk-Si CMOS制程整合技術(shù)之研發(fā)(10). Package-strained CMOS制程整合技術(shù)之研發(fā)(11). 45nm世代3D Triple-Gate MOSFET制程整合之研發(fā)(12). 超大規(guī)模集成電路(ULSI)先進(jìn)組件制程及其專利技術(shù)之研發(fā) (C). 2000年

11、4月2002年3月： 華邦電子公司 邏輯制程研發(fā) / 知識發(fā)展處 技術(shù)副理 (Technical Section Manager) 工作內(nèi)容及績效:(1). 前瞻性尖端制程技術(shù)及其專利技術(shù)之研究(2). 晶圓廠制程Defect類主題經(jīng)驗分享,數(shù)據(jù)庫建立及Defect Reduction 研討會之策劃與舉辦(3). 晶圓廠制程組件類WAT研討會及MOSFET起始電壓(Vth) 飄移研討會之策劃與舉辦(4). 晶圓廠組件工程技術(shù)及WAT主題經(jīng)驗分享及知識分享競賽(Best Practice)之舉辦(5). 晶圓廠”WAT在線討論區(qū)(WAT WebForum)”之建構(gòu)設(shè)計與運轉(zhuǎn)規(guī)劃(6). 0.60

12、um 世代 15Giga Hz BiCMOS 制程技術(shù)研發(fā)及組件分析(7). 0.40um 世代 High Voltage - LCD Driver 制程技術(shù)研發(fā)及組件分析及可靠度驗證(8). 0.175um 世代 Toshiba SDRAM 制程技術(shù)應(yīng)用于 0.18um 世代 SRAM 之研究 (9). 0.18um 世代Ultra-thin Gate Oxynitride (<40Å)及Self-aligned CoSix及制程技術(shù)之研究 (10). Long Throw Sputtering (LTS) 和 Self Ioniazed Sputtering (SIS) 制

13、程技術(shù)之研究(D). 1997年1月2000年3月： 世界先進(jìn)集成電路公司 動態(tài)內(nèi)存制程整合 / 組件發(fā)展處 資深工程師 (Senior Engineer)工作內(nèi)容及績效:(1). 0.19um 世代 128M SDRAM 及144M Rambus-DRAM 之制程技術(shù)研發(fā)及組件分析(2). 144 Megabit Rambus-DRAM 之WAT 量測手冊建立(3). 組件實驗室低電流半自動量測 N/O 介電層漏電流系統(tǒng)之建立(4). Inner Crown HSG 制程技術(shù)之CV, IV 電性量測及WAT, CP 測試分析(5). Inner Crown HSG 制程技術(shù)Capacitor

14、 N/O 介電層之D0 Test (Defect Density) 通過驗證(此項研發(fā)成果被公司評選為 0.19um 世代 SDRAM 制程技術(shù)研發(fā)之杰出成果之一)(6). 0.19um 世代 Inner crown HSG 制程技術(shù)之研發(fā)及Reliability 通過驗證(7). IPO1-CMP 制程技術(shù)之研發(fā)(8). Self-Alinged Contact (SAC) 制程技術(shù)之研發(fā)(9). DRAM后段簡化一道光罩被覆膜(1-Mask Passivation)之制程技術(shù)研發(fā) (10). 簡化一道光罩被覆膜以形成金屬線熔絲窗(Metal Fuse Window)之制程技術(shù)研發(fā) (11)

15、. 0.19um 世代皇冠型電容器 Selective HSG及Inner Crown HSG制程技術(shù)之研發(fā)(12). 提升電容值之N/O介電層厚度, Crown Height 及Crown Size之模擬與計算分析 (13). Inner Crown HSG 制程技術(shù)之 Process 及 Product 之可靠度驗證及技術(shù)數(shù)據(jù)撰寫(14). 0.19um世代深連接洞 (>2.7um) 接觸電阻降低之研究(15). 0.19um世代 64M DRAM 產(chǎn)品開發(fā)之 KLA Defect Scanning & P/D Reduction 研究 (E). 1991年7月1992年10

16、月: 德碁半導(dǎo)體公司(TI-Acer) 電漿蝕刻部制程工程師 (Process Engineer) 兼 Trench Loop Leader工作內(nèi)容及績效:(1). 擔(dān)任 4 Megabit DRAM 重要關(guān)鍵制程 Trench Process 的制程工程師 (Process Engineer), 使用 P-5000 (Applied Materials,LTD) 和 MPS (TI-PAC,LTD) 機臺 M.R.I.E. Mode 的 Dry Etch 功能, 干式蝕刻 6.5 um 標(biāo)準(zhǔn)深度的 Trench.(2). 擔(dān)任 4 Megabit DRAM 的 Trench Loop Lea

17、der (自 92/03/01 起升任). 和 TrenchProcess 有關(guān)的上下游制程有: Mask Oxide Deposition (by P-5000 PECVD), Trench Photo Pattern (by CANON), Mask Oxide Etch (by PAC-580PC PlasmaEtch), Trench Silicon Etch (by P-5000 MRIE), Trench Clean (by HF Hood),Smart Etch (by TOKUDA Microwave Plasma Etch), Trench As Ion Implant (b

18、yNISSIN Medium Current Implanter), Trench Annealing, Oxidation Nitride &Polysilicon Deposition, Laser Probe Test 以及 Multiprobe Test. 要對這些制程做嚴(yán)密的監(jiān)督與控制需要良好的制程概念, 以及將學(xué)識理論與實務(wù)經(jīng)驗融會貫通的能力.(F). 19861987年: 臺塑企業(yè)龍德廠 化學(xué)工程師 (Chemical Engineer)工作內(nèi)容及績效:(1). 熟悉Rayon Fiber Plant設(shè)備維修, 生產(chǎn)制程控制, 制程障礙排除和生產(chǎn)制程改良.(2). 工作期

19、間曾經(jīng)多次參與降低生產(chǎn)成本, 生產(chǎn)合理化的研究計劃; 曾經(jīng)針對整個 工廠的生產(chǎn)原料消耗, 問題制程,以及水源, 熱源,電源的使用效率做過詳細(xì)的評估, 并且提出具體有效的改善計劃.(G). 19851986年: 華隆公司頭份總廠 化學(xué)值班工程師 (Chemical Engineer)工作內(nèi)容及績效:(1).第一年參與日產(chǎn)150 tons/day 完全自動化, 計算機化,超大型 Polyester Plant 的建廠規(guī)劃與設(shè)計; 從廠房興建,設(shè)備安裝,管路組合, 乃至于 Polymerization Process之調(diào)試成功, 大量生產(chǎn)均全程參與。(2).第二年擔(dān)任化學(xué)值班工程師的期間, 這座新建

20、的高分子制造工廠提供領(lǐng)導(dǎo)員工進(jìn)行生產(chǎn)制程控制,設(shè)備維修, 良率改善, 以及產(chǎn)能提升的訓(xùn)練機會。六. 管理經(jīng)歷:(A). 2002年3月2006年1月: 聯(lián)華電子公司 中央研究發(fā)展部 先期技術(shù)開發(fā) / 先進(jìn)組件發(fā)展處 經(jīng)理管理和協(xié)調(diào)八 十位學(xué)歷分別為學(xué)士、碩士和博士之資深工程師和副理工作績效:(1). 32nm以下世代Vertical Double Gate MOSFET(FinFET)研發(fā)計劃 在短短八個月之內(nèi)從零開始, 圓滿地達(dá)成計劃目標(biāo), 而且Reliability驗證成果杰出, 名列世界前端。 已經(jīng)獲證之美國發(fā)明專利:1. U.S.A. Patent Number: 6,853,031

21、Issued Date: Feb. 8, 2005“Structure of a Trapezoid-Triple-Gate FET”Inventor: Wen-Shiang Liao, Jiunn-Ren Hwang, and Wei-Tsun Shiau2. U.S.A. Patent Number: 6,855,588 Issued Date: Feb. 15, 2005“Method of Fabricating a Double Gate MOSFET Device”Inventor: Wen-Shiang Liao and Wei-Tsun Shiau3. U.S.A. Paten

22、t Number: 6,888,181 Issued Date: May. 3, 2005“Triple Gate Device Having Strained-Silicon Channel”Inventor: Wen-Shiang Liao and Wei-Tsun Shiau4. U.S.A. Patent Number: 7,319,063 Issued Date: Jan. 15, 2008“Fin Field Effect Transistor and Method for Manufacturing Fin Field Effect Transistor” Inventor: W

23、en-Shiang Liao, Wei-Tsun Shiau and Kuan-Yuan Liao 5. U.S.A. Patent Number: 7,326,617 Issued Date: Feb. 5, 2008“Method of Fabricating a Three-dimensional Multi-gate Device”Inventor: Wen-Shiang Liao and Wei-Tsun Shiau6. U.S.A. Patent Number: 7,423,321 Issued Date: Sep. 9, 2008“Double Gate MOSFET Devic

24、e”Inventor: Wen-Shiang Liao and Wei-Tsun Shiau已經(jīng)獲證之中國發(fā)明專利:1. 公開(公告)號：CN1925118 公開(公告)日： 2007.03.07名稱：“立體多柵極組件及其制造方法”發(fā) 明 (設(shè)計)人：廖文翔, 蕭維滄已經(jīng)發(fā)表之期刊論文:1. “Investigation of Reliability Characteristics in NMOS and PMOS FinFETs,” Wen-Shiang Liao, Yue-GieLiaw, Mao-Chyuan Tang, Sandipan Chakraborty, a

25、nd Chee Wei Liu,IEEE Electron Devices Lett., v.29. n.7, p.788790 (Jul. 2008).2. “Logic 90 nm n-channel Field Effect Transistor Current and Speed Enhancements Through External Mechanical Package Straining,” Wen-Shiang Liao, Sheng-Yi Huang, Mao-ChyuanTang, Yue-Gie Liaw, Kun-Ming Chen, Tommy Shih, Huan

26、 Chiu Tsen, Lee Chung, and Chee Wei Liu, Japn. J. Appl. Phys., v.47, n.4, p.31273129 (Apr. 2008). 已經(jīng)發(fā)表之學(xué)術(shù)會議論文: 1. “Reliability Investigation upon 30nm Gate Length Ultra-High Aspect Ratio FinFETs,” Wen-Shiang Liao, Shiao-Shien Chen, Wei-Tsun Shiau, and Kuan Liao, 43th Annual International Reliability

27、 Physics Symposium (IRPS), San Jose, California, USA (April 1721, 2005), pp. 541544.2. “An Ultra-high Aspect Ratio FinFET Fabricated with Traditional CMOS Technology,”Wen-Shiang Liao, Chia-Ching Lang, Jau-Hwang Ho, Tzermin Shen, Wei-Tsun Shiau, and Kuan Liao, International Electron Devices and Mater

28、ials Symposium (IEDMS), Hsinchu, Taiwan (Dec. 2023, 2004), pp. 9194.3. “Effects of Ultra-thin Si-fin Body Widths upon Vertical Double Gate MOSFETs” Wen-Shiang Liao, Shiao-Shien Chen, Chia-Ching Lang, Wei-Tsun Shiau, and Kuan Liao, International Electron Devices and Materials Symposium (IEDMS), Hsinc

29、hu, Taiwan (Dec. 2023, 2004), pp. 1518.4. “A Novel High Aspect Ratio FinFET with Cobalt Fully Silicided Gate Structure,” Wen-Shiang Liao, Chih-Ning Wu, Shiao-Shien Chen, Chia-Rong Hsu, and Wei-Tsun Shiau, VLSI International Symposium on Technology, System, and Applications (VLSI-TSA), Hsinchu, Taiwa

30、n (April 2529, 2005), pp. 114115.5. “A high aspect ratio Si-fin FinFET fabricated with 193nm scanner photolithography and thermal oxide hard mask etching techniques,” Wen-Shiang Liao, 31st SPIE Advanced Microlithography, San Jose, California, USA (Feb. 1924, 2006), Proc. of SPIE, vol. 6156, pp. 6156

31、12-15.6. “A thin FinFET Si-fin body structure fabricated with 193nm scanner photolithography and composite hard mask etching technique upon bulk-Si substrate,” Wen-Shiang Liao, Yu-HuanLiu, Wen-Tung Chang, Tung-Hung Chen, Tommy Shih, Huan-Chiu Tsen, and Lee Chung, 32nd SPIE Advanced Microlithography,

32、 San Jose, California, USA (Feb. 1723, 2007), Proc. of SPIE, vol. 6520, pp. 65204N-15.7. “3D Multi-gate NMOS Mobility Enhancement with High-tensile ILD-SiNx stressor,” Wen-Shiang Liao, Sheng-Yi Huang, Kun-Ming Chen, Huan-Chiu Tsen, and Lee Chung, 39th International Conference on Solid State Devices

33、& Materials (SSDM), Tsukuba, Japan (Sep. 1921, 2007), Extended Abstracts, I-1-2, pp. 202203.8. “An ultra-narrow FinFET poly-Si gate structure fabricated with 193nm photolithography and in-situ PR/BARC and TEOS hard mask etching,” Wen-Shiang Liao, Cheng-Han Wu, Mao-Chyuan Tang, Sheng-Yi Huang, To

34、mmy Shih, Yue-Gie Liaw, Kun-Ming Chen, Tung-Hung Chen, Huan-Chiu Tsen, and Lee Chung, 33rd SPIE Advanced Microlithography, San Jose, California, USA (Feb. 2429, 2008), Proc. of SPIE,vol. 6921, pp. 69212N-16. (2). 45nm世代SiGe組件研發(fā)計劃 已經(jīng)獲證之美國發(fā)明專利:1. U.S.A. Patent Number: 7,256,464 Issued Date: Aug. 14, 2

35、007“Metal Oxide Semiconductor Transistor and Fabrication Method Thereof”Inventor: Wen-Shiang Liao and Wei-Tsun Shiau已經(jīng)獲證之臺灣發(fā)明專利:1.中華民國專利發(fā)明公告: 發(fā)明第1279003號 獲證日期: 04/11/2007“金氧半晶體管結(jié)構(gòu)及制造方法”發(fā)明人: 廖文翔, 蕭維滄 已經(jīng)發(fā)表之期刊論文: 1. “PMOS Hole Mobility Enhancement Trough SiGe Conductive Channel and High Compressive ILD

36、-SiNx Stressing Layer,” Wen-Shiang Liao, Yue-GieLiaw, Mao-Chyuan Tang, Kun-Ming Chen, Sheng-Yi Huang, C.-Y. Peng and Chee Wei Liu, IEEE Electron Devices Lett., v.29. n.1, p.8688 (Jan. 2008).2. “Investigation and Modelling of Hot Carrier Effects on Performance of 45- and 55- nm NMOSFETs with RF Autom

37、atic Measurement,” Mao-Chyuan Tang, Yean-Kuen Fang,Wen-Shiang Liao, David C. Chen, Chune-SinYeh, and Shan-Chieh Chien, IEEE Trans. Electron Devices, v.55, n.6, p.15411546 (Jun. 2008). 3. “Electrical stress Effect on RF Power Characteristics of SiGe Heterojunction Bipolar Transistors,” Sheng-Yi Huang

38、, Kun-Ming Chen, Guo-Wei Huang, Cheng-Chou Hung,Wen-Shiang Liao, and Chun-Yen Chang, Microelectronics Reliability, v.48, n.2, p.193199 (Feb. 2008). 4. “Effect of Mixed-mode Electrical Stress on High-Frequency and RF Power Characteristics of SiGe Hetero-Junction Bipolar Transistors,” Cheng-Chou Hung,

39、 Wen-Shiang Liao, Sheng-YiHuang, Kun-Ming Chen, Guo-Wei Huang, and Chen-Hsin Lien, Japn. J. Appl. Phys., v.47, n.4, p.28722876 (Apr. 2008). 5. “Effects of Hot Carriers on DC and RF Performances for Deep Sub-micron PMOSFETs with Various Oxide Thickness,” Mao-Chyuan Tang, Yean-Kuen Fang, Wen-Shiang Li

40、ao,David Chen, C. S. Yeh, and S. C. Chien, Japn. J. Appl. Phys., v.47, n.4, p.26332635 (Apr. 2008). 已經(jīng)發(fā)表之學(xué)術(shù)會議論文:1. “Symmetric 45nm PMOS on (110) Substrate with Excellent S/D Extension Distribution and Mobility Enhancement,” J.R. Hwang, J.H. Ho, Y.C. Liu, J.J. Shen, W.J. Chen, D.F. Chen, W.S. Liao, Y

41、.S.Hsieh, W.M. Lin, C.H. Hsu, H.S. Lin, M.F. Lu, Annie Kuo, S. Huang-Lu, Howard Tang, David Chen, W.T. Shiau, K.Y. Liao, and S.W. Sun, 2004 Symposium on VLSI Technology (VLSI-2004), Honolulu, Hawaii, USA (Jun. 1517, 2004), pp. 9091.2. “Channel Soft Breakdown Enhanced Excess Low-Frequency Noise in Ul

42、tra-Thin Gate Oxide PD Analog SOI Devices,” Sinclair Chiang, M.C. Chen, W. S. Liao, J. W. You, M. F. Lu, Y. S.Hsieh, W. M. Lin, S. Huang-Lu, W. T. Shiau, S. C. Chien, and Tahui Wang, 43th Annual International Reliability Physics Symposium (IRPS), San Jose, California, USA (April 1721, 2005), pp. 698

43、699.3. “A thick CESL stressed ultra-small (Lg=40nm) SiGe-channel MOSFET fabricated with 193nm scanner lithography and TEOS hard mask etching,” Wen-Shiang Liao, Tung-Hung Chen, Hsin-Hung Lin, Wen-Tung Chang, Tommy Shih, Huan-Chiu Tsen, and Lee Chung, 32nd SPIE Advanced Microlithography, San Jose, Cal

44、ifornia, USA (Feb. 1723, 2007), Proc. of SPIE, vol. 6520, pp. 65204P-16.4. “Extracted of Correlated Base and Collector Current RF Noise Sources in SiGe HBTs,” Kun-Ming Chen, Guo-Wei Huang, Han-Yu Chen, Hsin-Hui Hu, Wen-Shiang Liao, and Chun-Yen Chang, 2007 International Conference on Electronic Devi

45、ces & Solid StateCircuits (EDSSC), Tainan, Taiwan (Dec. 2022, 2007), pp. 765768. 5. “Study on micro-bubble defect induced by PRC coating,” Yu-Huan Liu, Wen-Shiang Liao, Hsin-Hung Lin, Chih-Jung Chen, and C. C. Huang, 32nd SPIE Advanced Microlithography, San Jose, California, USA (Feb. 1723, 2007

46、), Proc. of SPIE, vol. 6518, pp. 65184L-16.6. “The Impact of Mixed-mode Electrical Stress on High-Frequency and RF Power Characteristics of SiGe HBTs,” Sheng-Yi Huang, Cheng-Chou Hung, Wen-Shiang Liao, Chun-Yi Lin,Cheng-Wen Fan, Chih-Yuh Tseng, Victor Liang, Kun-Ming Chen, and Chun-Yen Chang, 2007 I

47、nternational Conference on Solid State Devices & Materials (SSDM), Tsukuba, Japan (Sep. 1921, 2007), Extended Abstracts, P-6-9, pp. 522523.(3). Package Strained MOSFET研發(fā)計劃 已經(jīng)發(fā)表之期刊論文:1. “Logic 90 nm n-channel Field Effect Transistor Current and Speed Enhancements Through External Mechanical Packa

48、ge Straining,” Wen-Shiang Liao, Sheng-Yi Huang, Mao-Chyuan Tang, Yue-Gie Liaw, Kun-Ming Chen, Tommy Shih, Huan Chiu Tsen, Lee Chung, and Chee Wei Liu, Japn. J. Appl. Phys., v.47, n.4, p.31273129 (Apr. 2008).已經(jīng)發(fā)表之學(xué)術(shù)會議論文:1. “Current and Speed Enhancements at 90nm Node Through Package Strain,” Wen-Shia

49、ng Liao, Sheng-Yi Huang, Tommy Shih, and Chee Wee Liu, 2007 International Conference on Solid State Devices & Materials (SSDM), Tsukuba, Japan (Sep. 1921, 2007), Extended Abstracts, P-9-14, pp. 624625.(B). 19851986年: 華隆公司頭份總廠 化學(xué)值班工程師管理和協(xié)調(diào)一位資深領(lǐng)班、一位領(lǐng)工和五位工廠在線操作員工作績效:(1).第一年參與日產(chǎn)150 tons/day 完全自動化、計算

50、機化、超大型 Polyester Plant 的建廠規(guī)劃與設(shè)計； 從廠房興建、設(shè)備安裝、管路組合、乃至于 Polymerization Process之調(diào)試成功、大量生產(chǎn)均全程參與。(2).第二年擔(dān)任化學(xué)值班工程師的期間，這座新建的高分子制造工廠提供領(lǐng)導(dǎo)員工進(jìn)行生產(chǎn)制程控制、設(shè)備維修、良率改善以及產(chǎn)能提升的訓(xùn)練機會。(C). 19831985年: 陸軍野戰(zhàn)步兵師 少尉排長 (義務(wù)兵役)領(lǐng)導(dǎo)建制步兵排包括一位副排長、四位班長、36位戰(zhàn)士位 和一位傳令兵。每三周輪值一次連值星官時，領(lǐng)導(dǎo)建制步兵連(大約140位軍士官及士兵)，直接對連長負(fù)責(zé)。工作績效:因為領(lǐng)導(dǎo)策略之運用完善、思慮細(xì)密，充分具備領(lǐng)導(dǎo)魅

51、力及協(xié)調(diào)各部門合作的執(zhí)行能力:(1). 在金門島服役時只用八天時間，就帶領(lǐng)弟兄用徒手鏟平小山同時完成軍事?lián)c之 整修，此據(jù)點后來被評鑒為全師示范觀摩之據(jù)點。 (2). 帶領(lǐng)一個排的兵力，運用起來甚有效率，可抵一個連以上的兵力因此經(jīng)常被長官 交付艱難的工程任務(wù)，均能順利達(dá)成目標(biāo)。七. 博碩士研究專長:(A). 國立臺灣大學(xué)電機工程所固態(tài)電子組工學(xué)博士： (指導(dǎo)教授: 李嗣涔 教授) 學(xué)業(yè)成績：87.39分 (G.P.A.=3.88) 論文成績：89.50分 畢業(yè)總成績：88.45分 博士論文: 非晶硅氫薄膜晶體管低溫雙層被覆膜材料及制程之研究 (Dec., 1996) “Study of Low

52、-temperature Double Passivation Layer and its Application to Hydrogenated Amorphous Silicon Thin Film Transistors” 發(fā)明專利: 臺灣專利權(quán)號數(shù): 發(fā)明第零九四七六七號 “低溫下(<150oC)沉積之氫化非晶氮化硅及非晶硅氫復(fù)合保護(hù)膜, 其沉積方法,及具有此保護(hù)膜之半導(dǎo)體裝置” “Low-temperature-deposited Passivation Film over Semiconductor Device” (1996年經(jīng)由國科會審核通過，已獲得中華民國和美國之專利證

53、書) 研究專長I: I.電漿輔助化學(xué)氣相沈積（Plasma Enhanced Chemical Vapor Deposition, PECVD） 成長a-SiNx:H, a-SiOx:H 和a-Si:H薄膜材料及特性之研究: 相關(guān)學(xué)術(shù)期刊論文發(fā)表: 1. “Oxidation of Silicon Nitride Prepared by Plasma-enhanced Chemical Vapor Deposition at Low Temperature,” Wen-Shiang Liao, Chi-Huei Lin and Si-Chen Lee, Appl. Phys. Lett., v

54、.65, n.17, p22292231 (1994). 2. “Water-induced Room-temperature Oxidation of Si-H and -Si-Si- Bonds in Silicon Oxide Prepared by Plasma-enhanced Chemical Vapor Deposition at Low Temperature,” Wen-Shiang Liao and Si-Chen Lee, J. Appl. Phys., v.80, n.2, p.11721176 (1996). 3. “Interfacial Reaction Between Al-1%Si and Phosphorus Do