數(shù)電試題庫試卷1

1、1?將二進制數(shù)化為等值的十進制和十六進制:(1100101)=(101)io=(65)162?寫出下列二進制數(shù)的原碼和補碼：(-1011)2=(11011)原=(10101)補3?輸出低電平有效的3線-8線譯碼器的輸入為110時，其8個輸出端Y7Y0的電平依次為101111114?寫出J、K觸發(fā)器的特性方程：一QJQKQ;5.TTL集電極開路門必須外接一上拉電阻才能正常工作。1 .余3碼10001000對應(yīng)的8421碼為(A)。A.01010101B.10000101C.10111011D.111010112 .使邏輯函數(shù)F=(AB)(BC)(AC)為0的邏輯變量組合為(D)A.ABC=000

2、B.ABC=010C.ABC=011D.ABC=1103 .標(biāo)準(zhǔn)或與式是由(C)構(gòu)成的邏輯表達式。A.與項相或B.最小項相或C.最大項相與D.或項相與4.由或非門構(gòu)成的基本R、S觸發(fā)器，則其輸入端R、S應(yīng)滿足的約束條件為(B)。A.R+S=0B.RS=0C.R+S=1D.RS=15 .一個8選一數(shù)據(jù)選擇器的地址輸入端有(C)個。A.1B.2C.3D.86 .RAM勺地址線為16條，字長為32,則止匕RAM勺容量為(D)。A.16X32位B.16KX32位C.32KX32位D.64KX32位7 .要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為(D)。A.JK=00B.JK=01C.J

3、K=10D.JK=118 .用8個觸發(fā)器可以記憶(D)種不同狀態(tài).第 3頁共23 頁A8B16C128D2569 .多諧振蕩器可以產(chǎn)生下列哪種波形（B）A.正弦波B.矩形脈沖C.三角波D.鋸齒波10輸出在每個時鐘周期翻轉(zhuǎn)一次的觸發(fā)器是（A）。A.T觸發(fā)器B.T觸發(fā)器C.D觸發(fā)器D.JK觸發(fā)器11. 對于CMOS勺與非門，若其一個輸入端不用時，最好應(yīng)該如何處理?（C）A.接地B.懸空C.通過電阻接電源D.以上都可12. 當(dāng)TTL與非門的輸入端懸空時相當(dāng)于輸入為（B）A.邏輯0B.邏輯1C.不確定D.0.5V13. 在下列電路中,只有（C）屬于組合邏輯電路.A.觸發(fā)器B.計數(shù)器C.數(shù)據(jù)選擇器D.寄

4、存器.14. 數(shù)碼管的每個顯示線段是由（B）構(gòu)成的.A.燈絲B.發(fā)光二極管C.發(fā)光三極管D.熔絲.15. .邏輯函數(shù)F=A?B和G=AOB滿足關(guān)系（A）A.F=GB.F=G+1C.F=GD.F=G16. 下列四種類型的邏輯門中，可以用（D實現(xiàn)三種基本運算A.與門B.或門C.非門D.與非門17. 邏輯函數(shù)F（A,B,C）=刀m（1,2,3,6）;G（A,B,C）=刀m（0,2,3,4,5,7）則F和G相“與”的結(jié)果是（A）。A.m2+m3B.1C.A+BD.A+B18. 某移位寄存器的時鐘脈沖頻率為100KHZ,欲將存放在該寄存器中的數(shù)左移4位，完成該操作需要（B）時間。A.10PsB.40Ps

5、C.10011sD.400ms第2頁共23頁19. 將D觸發(fā)器改造成T觸發(fā)器，圖1所示電路中的虛線框內(nèi)應(yīng)是(D)CPCjiID-QA.或非門B.與非門C.異或門D.同或門20. 8位DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=0.05，數(shù)字01000001轉(zhuǎn)換后的電壓值為(B)V。A.0.05B.3.25C.6.45D.0.41 .(93.75)10=(5D.C)162 .寫出函數(shù)F=A+(BC+(CD)的反函數(shù)一F=AC+(AD)4 .對共陽接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用一低電平驅(qū)動的七段顯示譯碼器。5 .輸出低電平有效的二-十進制譯碼器的輸入為0110時，其輸出端丫9丫0的電平為1110111111。

6、7. 一個時序電路，在時鐘作用下)狀態(tài)變化是000-010-011-001-101-110-010-011-001-101-110-010-011?.,作為計數(shù)器，為_5制計數(shù)器，還有2偏離狀態(tài)。8. A/D轉(zhuǎn)換過程是通過取樣、保持、一量化、編碼四個步驟完成的。9. 在256X4位RAM中，每個地址有_4存儲單元。邏輯關(guān)系為1. 只有當(dāng)決定一件事的幾個條件全部不具備時，這件事才不會發(fā)生，這種A.與B.與非C.或D.或非2. 與函數(shù)AB-AC-BC相等的表達式為（C）。A.AB+ACB.AB+BCC.AB+CD.AC+BC3. 扇出系數(shù)是指邏輯門電路（C）。A. 輸入電壓與輸入電壓之間的關(guān)系數(shù)B

7、. 輸出電壓與輸入電流之間的關(guān)系數(shù)C. 輸出端帶同類門的個數(shù)D. 輸入端數(shù)4. TTL與非門多余端的處理，不能將它們（D）。A.與有用輸入端連在一起B(yǎng).懸空C.接正電源D.接地5. 個8選一數(shù)據(jù)選擇器的地址輸入端有（C）個。A.1B.2C.3D.86. 為實現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使（A）A.J=D,K=DB.K=D,J=DC.J=K=DD.J=K=D7. 同步時序電路和異步時序電路的差異在于后者（B）A.沒有觸發(fā)器B.沒有統(tǒng)一的時鐘脈沖控制C.沒有穩(wěn)定狀態(tài)D.輸出只與內(nèi)部狀態(tài)有關(guān)8. 四級移位寄存器，現(xiàn)態(tài)為0111,經(jīng)右移一位后其次態(tài)為（A）A.0011或者1011B.1111或者1

8、110C.1011 或者 1110D.0011 或者 11119. .為把50HZ正弦波變換成周期性矩形波，應(yīng)選用（A）。A.施密特觸發(fā)器B.單穩(wěn)態(tài)觸發(fā)器C.多諧振蕩器D.譯碼器10. 要構(gòu)成容量為1KX8的RAM,需要（A）片容量為256X4的RAMA.8B.4C.64D.321?如果采用二進制代碼為200份文件順序編碼，最少需用8位。2.和二進制數(shù)（1010.01）2等值的十進制數(shù)為10.25。3?二進制數(shù)（+0000110）2的原碼為一00000110反碼為_0000011補碼為一00000110。4 ?邏輯函數(shù)式A?0的值為A。5 .邏輯函數(shù)式Y(jié)=ABC,+AC+BC的最小項之和的形式

9、為ABC+ABC+ABC+ABC+ABC6 .組合邏輯電路的特點是一任何時刻的輸出只由當(dāng)時的輸入決定，與電路的其它狀態(tài)無關(guān)。7 ?若存儲器的容量為512Kx8位，則地址代碼應(yīng)取19位。&D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)是轉(zhuǎn)換精度和轉(zhuǎn)換速度1 ?邏輯代數(shù)中的三種基本運算指（C）。（a）力口、減運算（b）乘、除運算（c）與、或、非運算（d）優(yōu)先級運算2 .若兩個邏輯式相等，則它們的對偶式（D）。不一定相等（b）可能為0（c）可能為1（d）定相等3 .正邏輯的高電平表示為（B）。0（b）1（c）原變量（d）反變量4?三態(tài)門電路的輸出可以為高電平、低電平及（C）。（b）1（c）高阻態(tài)（d）導(dǎo)通狀態(tài)5?隨著計

10、數(shù)脈沖的不斷輸入而作遞增計數(shù)的計數(shù)器稱為（A）。(a)加法計數(shù)器(b)減法計數(shù)器(c)可逆計數(shù)器(d)加/減計數(shù)器一、填空題(每空1分，共20分)：1 .尋址容量為2KX8的RAM需要根地址線。2 .(-42)的反碼為_11010101;(+42)io的補碼為00101010。(用8位二進制表示)3 .圖(1)為8線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是_1;,當(dāng)同時輸入|3、I1時，輸出丫2,丫1丫0=100。4 .一個8位D/A轉(zhuǎn)換器的最小輸出電壓增量為0.02V,當(dāng)輸入代碼為10000111時，輸出電壓為2TV。5 .Y=ABAC:在B=C=1條件下，可能存在0型冒險。6 .(84)10=(1

11、010100)2=(54)16=(10000100)8421BCD碼7 .A十1=A;A十0=A。8 .對n個變量來說，最小項共有處個；所有的最小項之和恒為_。9 .用TTL門電路驅(qū)動CMOS門電路必須考慮壓是否匹配問題。第7頁共23頁10 .已知施密特觸發(fā)器的電壓傳輸特性曲線如圖(2)所示：第 9頁共23 頁圖(2)f 二0i 心日 1400A -rUo(V) Ut=則完成圖(i)則該施密特觸發(fā)器的Ut+=7、Ut-二4V;是何擔(dān)(同相還是反相)施密特觸發(fā)器:、判斷題(對的打V,錯的打X;每小題1分，共10分):(0)1、對于或門、或非門電路不用的輸入端都可以通過一個電阻接地。(1)2、轉(zhuǎn)換

12、精度和轉(zhuǎn)換速度是衡量ADC和DAC性能優(yōu)劣的主要標(biāo)志。(0)3、把一個5進制計數(shù)器與一個10進制計數(shù)器級聯(lián)可得到15進制計數(shù)器。(1)4、優(yōu)先編碼器只對同時輸入的信號中的優(yōu)先級別最高的一個信號編碼。(0)5、若逐次逼近型ADC的輸出為8位，設(shè)時鐘脈沖頻率為1MHz,次轉(zhuǎn)換操作需要8us(1)6、施密特觸發(fā)器的回差越大，電路的抗干擾能力超強，但電路的觸發(fā)靈敏度將越低。(0)7、數(shù)值比較器、寄存器都是組合邏輯電路。(0)8、若TTL門電路和CMOS門電路的電源電壓都為5V,則它們的輸出電壓幅度也相等。(1)9、雙積分ADC具有抗干擾能力強、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點。(0)10、單穩(wěn)態(tài)觸發(fā)器的分

13、辨時間Td,由外加觸發(fā)脈沖決定。1?若將一個JK觸發(fā)器變成一位二進制計數(shù)器，則(4用一個 PROM 實現(xiàn))。(1)J=K=0(2)J=0、K=1(3)J=1、K=0(4)J=K=12?有一組合邏輯電路，包含7個輸入變量，7個輸出函數(shù)，時應(yīng)采用的規(guī)格是(3(1)648(2)2564(3)2568(4)102483?在異步六進制加法計數(shù)器中，若輸入CP脈沖的頻率為36kHz,則進位輸出(4) 4kHz要構(gòu)成容量為1KX 8的 RAM)片容量為256X 4的 RAM( 4) 32CO的頻率為(3)。(1)18kHz(2)9kHz(3)6kHz4.需要(2(1)4(2)8(3)165. 若某模擬輸入信

14、號含有200Hz、該 ADC 電路的采樣頻率應(yīng)大于等于(1) 400Hz(2) 1.2KHz600Hz、 1KHz、 3KHz 等頻率的信號，則(4)。(3) 2KHz(4) 6KHz6. N 個觸發(fā)器可以構(gòu)成能寄存(2) 位二進制數(shù)碼的寄存N-1(2)N(3)N+1(4)27.時鐘為1MHz的移8us后到達串行輸出端位寄存器，串行輸入數(shù)據(jù)經(jīng)則該寄存器的位數(shù)為(2)。(1) 3(2) 4(3)8.生周期性的矩形脈沖信號，(1)施密特觸發(fā)器2 )單穩(wěn)態(tài)觸發(fā)器5(4) 6若接通電源后能自動產(chǎn)則可選擇(3)。(3)多諧振蕩器(4) T第 13 頁共 23頁觸發(fā)器9.值為后的值為(1(1) 01001

15、0.正邏輯的(1) 0 V一個四位二進制加法計數(shù)器的起始0110,經(jīng)過30個時鐘脈沖作用之)(2)0101(3)0110(4)01110”表示(4)。(2) +5V(3)高電平(4)低電平二、填空題(每空1分，共20分)：1 .石英晶體多諧振蕩器的振蕩頻率為：一石英晶體的固有諧振頻率2 .(46)10=(101110)2=(_AE)16=(1000110)8421BCD碼3 .圖(1)為8線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是當(dāng)同時輸入5、I3時，輸出YYY。=010。4 .用CMOS門電路驅(qū)動TTL門電路必須考慮電流是否匹配問題。5 .一個雙輸入端的TTL與非門和一個雙輸入端的CMOS!非門，它

16、們的輸入端均是一端接高電平，另一端通過一個10k1的電阻接地，則TTL與非門輸出為低電出，CMOS!非門輸出為。6.(+35)10的反碼為00100011;(-35)10的補碼為11011101。(用8位二進制表示)7.Y=(A-B)(A-C):在B=C=O條件下，可能存在10.已知施密特觸發(fā)器的電壓傳輸特性曲線如圖島-口一八6fi 0牙一O 形2）所示:_ Y一瑋Uo( V)AUi（V ）圖（i）圖（2）則該施密特觸發(fā)器的 Ut+= 6V、Ut-=4V ;是一反相（同相還是反相）施密特觸發(fā)器。 Ut=三、判斷題（對的打V,錯的打X ;每小題1分，共10分）：（1）1、普通的邏輯門電路的輸出端

17、不可以并聯(lián)在一起，否則可能會損壞器件。（0 ） 2、單穩(wěn)態(tài)觸發(fā)器的輸出脈寬是指暫穩(wěn)態(tài)的持續(xù)時間，它由外加觸 定。發(fā)脈沖決（0 ） 3、門電路的噪聲容限越小，抗干擾能力越強第17頁共23頁(0)4、共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為低電平的七段顯示譯碼器來驅(qū)動。(1)5、雙積分ADC具有抗干擾能力強、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點。(0)6、尋址容量為8KX4的RAM需要10根地址線。(1)7、格雷碼具有任何相鄰碼只有一位碼元不同的特性。(1)8、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量ADC和DAC性能優(yōu)劣的主要標(biāo)志。(1)9、若逐次逼近型ADC的輸出為8位，設(shè)時鐘脈沖頻率為1MHz,則完成一次轉(zhuǎn)換操

18、作需要10USo(0)10、存放CMOS電路的容器可以是任意材料制成的。1 ?組合邏輯電路輸入端信號同時向相反方向變化時，其輸出端(2)(1) 一定輸出尖峰脈沖(2)有可能輸出尖峰脈沖(3)尖峰脈沖不可以控制(4)都不是2?三極管作為開關(guān)使用時主要工作在(4(1)飽和區(qū)、放大區(qū)(2)擊穿區(qū)、截止區(qū)(3)放大區(qū)、擊穿區(qū)(4)飽和區(qū)、截止區(qū)3?某ADC電路的全量程為10V,為了獲得分辨率為10mV,則該電路的輸入數(shù)字量至少為(4)位。(1)7(2)8(3)9(4)104?利用PAL產(chǎn)生一組有4個輸入變量，3個輸出的組合邏輯函數(shù)，每個函數(shù)所包含與項的最大數(shù)是6個，則所選PAL的輸入端數(shù)，與項數(shù)，以及

19、輸出端數(shù)是(3)o(1)8,18,3(2)4,18,3(3)4,6,3(4)8,6,35.組合邏輯電路與時序邏輯電路的主要區(qū)別是_J。(1)任意時刻的輸出信號與前一時刻白電路狀態(tài)是否有關(guān)(2)是否包含門電路(3)輸入與輸出信號的個數(shù)(4)包含門電路的數(shù)量6?要構(gòu)成容量為4KX8的RAM需要_3片容量為1KX2的RAM(1)4(2)8(3)16(4)327?若輸入CP脈沖的頻率為10kHz,通過某計數(shù)器后輸出信號的頻率為1kHz;則該計數(shù)器的模為(3)。(1)4(2)8(3)10(4)128 .邏輯函數(shù)F(A,B,C)=B+AC的最小項之和標(biāo)準(zhǔn)表達式為(1)(1) F=刀(123,6,7)(2)

20、F=刀(1,2,4,6,7)(3) F二刀(1,2,5,6,7)(4)F二刀(1,2,4,5,7)9 .時鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達并行輸出端，則該寄存器的位數(shù)為(3)。(1) 4(2)6(3)8(4)1010 .當(dāng)T觸發(fā)器T=1時，觸發(fā)器具有_2功能。(1)保持(2)計數(shù)(3)禁止(4)預(yù)置位一、填空題(每空1分，共10分)1、( 1011.101 ) 2= (11.6252、 已知函數(shù)F=A二B( (AB ) (AB)(A B)(A B )4、 OC門工作時的條阻5、對于JK觸發(fā)器，若J二K 則可構(gòu)成(D )觸發(fā)器。)10= ( BA)16。,則 F的與非-與非表

21、達式為),與或非表達式為)件是( 外 接電源和上拉電),則可構(gòu)成(T)觸發(fā)器；若J = K八,、選擇題(每題2分，共30分)(1-10為單項選擇題)1函數(shù)A二B與A上B(C)A、互為反函數(shù)B、互為對偶式C、相等D、以上都不對2、硅二極管與通和截止的條件是（C）A、Vd0.7VVdV0.5VBVd0.5VVd0.7VVd0.5VVd0.5V3、標(biāo)準(zhǔn)與或式是由（D）構(gòu)成的邏輯表達式A、最大項之和B、最小項之積C、最大項之積D、最小項之和4、為實現(xiàn)F=ABCD,下列電路接法正確的是（B）c|al_lC|S1JcQD口I口IABCD5、下列電路中屬于組合邏輯電路的是（C）A、觸發(fā)器B、計數(shù)器C、數(shù)據(jù)選

22、擇器D、寄存器6、 RS觸發(fā)器的約束條件是（A）A、RS=0B、R+S=1C、RS=1D、R+S=07、 用觸發(fā)器設(shè)計一個17進制的計數(shù)器所需觸發(fā)器的數(shù)目是（D）C、48多諧振蕩器可產(chǎn)生的波形是（B）A、正弦波B、矩形脈沖C、三角波D、鋸齒波9、要構(gòu)成容量為4Kx8的RAM,需容量為256x4的RAM（C）A、2個B、4個C、32個D、8個10、下來不屬于模數(shù)轉(zhuǎn)換步驟的是（C）A、采樣B、保持C、濾波 D、編碼11-15 為多項選擇題）11 、 下列說法中不正確的是（ BCD ）A、 已知邏輯函數(shù)A+B=AB ，貝 U A=BB 、 已知邏輯函數(shù)A+B=A+C ，貝 U B=CC、 已知邏輯函

23、數(shù)AB=AC ，貝U B=CD、已知邏輯函數(shù)A+B=A，則B=112 、 以下代碼中為無權(quán)碼的是（BC ）A、8421BCD碼B、余三碼 C、格雷碼 D、5421碼13 、 TTL 與非門的輸入端懸空時相當(dāng)于輸入為（AC ）A、邏輯1 B、邏輯014、指標(biāo)有（ABDC、高電平D、低電平D/A 轉(zhuǎn)換器主要的技術(shù) ）A、分辨率B、轉(zhuǎn)換誤差C、轉(zhuǎn)換精度 D、轉(zhuǎn)換速度第 23頁共23 頁15、存儲器的擴展方式有（AB）A、位擴展B、字?jǐn)U展C、字節(jié)擴展D、雙字?jǐn)U展一、填空題（每空1分，共10分）1、（12.7）10=（1100.1011）2（小數(shù)點后面取4位有效數(shù)字）=（C.B）162、如圖所示的可編程

24、邏輯陣列電路中，丫1=1=213*121314+川34+“214（）。3、TS門輸出的三種狀態(tài)為高電平，低電平，高阻態(tài)4、4、對于JK觸發(fā)器，若J=K，則構(gòu)成（D）觸發(fā)器，若J=K=1,則構(gòu)成（T）觸發(fā)器。5、若ROM具有10條地址線和8條數(shù)據(jù)線，則存儲容量為（8K）位，可以存儲（1024）字節(jié)。二、選擇題（每題2分，共30分）（1-10為單項選擇題）1、 對TTL門電路，如果輸入端懸空則其等效為（A）A、邏輯1B、邏輯0C、接地D、任意選擇2、n個變量可以構(gòu)成（C）個最小項A、nB、2nC、2nD、2n+l3、 8位DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=0.05，數(shù)字01000001轉(zhuǎn)換后的電壓值為（

25、B）V。A0.05B、3.25C、6.45D、0.44、 標(biāo)準(zhǔn)與或式是由（D）構(gòu)成的邏輯表達式A、最大項之和B、最小項之積C、最大項之積D、最小項之和5、 邏輯函數(shù)F(A,B,C)=刀m(1,2,3,6);G(A,B,C)=刀m(0,2,3,4,5,7)則F和G相“與”的結(jié)果是(A)。A、m2+m3B、1C、ABD、A+B6、 下列電路中屬于組合邏輯電路的是(C)A、觸發(fā)器B、計數(shù)器C、數(shù)據(jù)選擇器D、寄存器7、 RS觸發(fā)器的約束條件是(A)A、RS=0B、R+S=1C、RS=1D、R+S=0&要構(gòu)成容量為4Kx8的RAM，需容量為256x4的RAM(C)A、2個B、4個C、32個D、8個9、

26、四位的移位寄存器，現(xiàn)態(tài)為0111經(jīng)右移一位后其次態(tài)為(A)A.0011或者1011B.1111或者1110C.1011或者1110D.0011或者111110、 5個觸發(fā)器構(gòu)成的計數(shù)器最大的計數(shù)值為(C)A、5B、10C、32D、25(11-15為多項選擇題)11、 已知F=AB：BD?CDEAD，下列結(jié)果正確的是(AC)AF=ABDBF=(AB)DC、F=(AD)(BD)DF=(AD)(BD)12、 欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端為以下哪幾種情況？(ABD)A、J=K=OB、J=Q,K=QC、J=Q,K=QD、J=Q,K=O13、關(guān)于PROM口PAL的結(jié)構(gòu)，以下敘

27、述正確的是(AD)A、PROM的與陣列固定，不可編程B、PROM與陣列、或陣列均不可編程C、PAL與陣列、或陣列均可編程D、PAL的與陣列可編程14、下列屬于模數(shù)轉(zhuǎn)換步驟的是A、采樣B、濾波15、D/A轉(zhuǎn)換的主要技術(shù)指標(biāo)有A、分辨率B、轉(zhuǎn)換精度(ACD )C、保持D、量化(ACD )C、轉(zhuǎn)換誤差D、轉(zhuǎn)換速度一、填空(每空1分，共15分)：2 .十進制數(shù)-14的反碼為;補碼為o3 .數(shù)字電路中，存在回差電壓的電路是施密特觸發(fā)電路。5. 有一編碼器具輸入端是8個，則其輸出端為_J3。6. 一個8位數(shù)的D/A它的分辨率是1/(28-1),7. .寫出下列觸發(fā)器特性方程：SR觸發(fā)器Q*=S+RQ.SR

28、=0(約束條件);JK觸發(fā)器Q*=JQ+KQ。&三個JK觸發(fā)器構(gòu)成計數(shù)器，其最多有效狀態(tài)為_8個；若要組成十進制計數(shù)器，則需要4個觸發(fā)器，它的無效狀態(tài)有6個。二、判斷題：(每小題1分，共10分)(0)1、OC門和三態(tài)門均可實現(xiàn)“線與”功能。(1)2、余3碼=8421BCD碼+0011。(0)3、時序電路和組合電路都具有記憶性。(1)4、一個模為2n的計數(shù)器也是一個2n進制的分頻器。(0)5、最基本的數(shù)字邏輯關(guān)系是與非和或非。(0)6、計數(shù)器和數(shù)字比較器同屬于時序邏輯電路。(1)7、移位寄存器必須是同步的時序邏輯電路。(1)&由N個觸發(fā)器組成的寄存器只能寄存N個數(shù)碼。(0)9、TTL反相器輸入端

29、懸空時，輸出端為高電平。0)10、RAM是只讀存儲器的簡稱。三、單選題(每小題1分，共10分)：可編程陣列邏輯PAL,其與邏輯陣列是(A)可編程；A),或邏輯陣列是(B)固定；(C)不確定。2.F列所示觸發(fā)器中屬下降沿觸發(fā)的是(B)第 31頁共23 頁3.CLKCLKN如右圖所示CMOS電路,(B其邏輯功能是(C)(A) CMOS異或門;(B) CMOS與非門;(C) CMOS或非門。4.十六路數(shù)據(jù)選擇器應(yīng)有()選擇控制端。(A)2;(B)4;(C)6;CLKU;(D)15.如右圖真值表，B、C為輸入變量，則輸入與輸出變量是(A(A)同或門；(B)異或門；(C)或非門。6.在邏輯代數(shù)式F=A?

30、B中，若B=1,貝UF=(C)。(A)F=0；(B)F=A；(C)F=AJ7.如/】圖電路完成的是(C(A)計數(shù)器;(B)左移移位寄存器；(C)001101011001功能之000J100J11oa)A9.如石圖所小電路共輸出(A)(AB)/+(CD)(Bj(A+B)(C+D)(C)(AB+CD)/C10.在A/D轉(zhuǎn)換過程中，應(yīng)包含的步驟是(A)oD(A)米樣、量化、編碼(B)保持、編碼、譯碼(C)采樣、保持、譯碼010、填空(每空1分，共15分)：2.十進制數(shù)-13反碼為10010；補碼為10011。5 .A/D轉(zhuǎn)換過程要經(jīng)過采樣、保持、世色和編碼四個步驟完成。6 ?三個D觸發(fā)器構(gòu)成計數(shù)器，

31、最多有效狀態(tài)為_8；若要成十進制計數(shù)器，則需要_4個觸發(fā)器，它的無效狀態(tài)有6個。:、判斷題：(每小題1分，共10分)(0)1.PAL邏輯器件的與陣列和或陣列均可編程。(0)2.8421BCD碼=余3碼一1100。1 )3.TTL反相器輸入端懸空時，輸入端相當(dāng)于接高電平。(1)4?一個模十的計數(shù)器也是一個十分頻器。(0)5.OD門和三態(tài)門均可實現(xiàn)“線與”功能。(0)6?計數(shù)器和數(shù)字比較器同屬于時序邏輯電路。(1) 7?數(shù)碼寄存器必須是同步的時序邏輯電路。(0)&將N個觸發(fā)器可構(gòu)成N進制的扭環(huán)形計數(shù)器。(0)9.N進制編碼器的輸入與輸出端數(shù)目滿足n2n關(guān)系(1)10.ROM是只讀存儲器的簡稱。三、選擇題：(每小題1分，共10分)1?可編程邏輯陣列PLA中，PLA的與陣列是(A),或陣列是(A”(A) 可編程(B)固定(C)不確定2?已知某二變量輸入邏輯門的輸入門的功能。(C)(A)與非門;(B)或非門；A、B及輸出Y的波形如下，試判斷其為何種邏輯(C)與門;D)異或門。4?如