計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)復(fù)習(xí)題

1、精選優(yōu)質(zhì)文檔-傾情為你奉上Question 4A single-issue processor uses tomasulos algorithm in its floating-point unit, which has one adder and one multiplier,each with its own set of reservation station,there is only one CDB ,and broadcast on this CDB takes an entire cycle.the processor is executing the following seq

2、uence of instruction and, for each instruction ,we show the cycle in which the instruction is fetched, decoded, issued, begins to execute,and writes result.單發(fā)射處理器在其浮點(diǎn)單元中使用托馬斯算法，其具有一個(gè)加法器和一個(gè)乘法器，每個(gè)具有其自己的一組保留站，只有一個(gè)CDB，并且在該CDB上廣播需要整個(gè)周期。處理器 正在執(zhí)行以下指令序列，并且對(duì)于每個(gè)指令，我們示出指令被取出，解碼，發(fā)出，開(kāi)始執(zhí)行和寫(xiě)入結(jié)果的周期。instructionfetch

3、decodeissueexecuteWrite resultI1MUL R1,R2,R212348I2ADD R1,R1,R2234910I3MUL R2,R2,R3345813I4ADD R3,R1,R14561112I5MUL R1,R1,R15671216I6ADD R2,R3,R46711?I7ADD R1,R5,?781317181、 what is the latency of the multiplier? 42、 Is the multiplier pipelined? N3、 How many reservation station are there for the add

4、er? 2 4、 In which cycle does I6 begin to execute? 135、 Which register does ? Represent in I7 R16、 If the priory for using CDB depends on the type of instruction,between ADD and MUL the priority for using the CDB goes to _? ADDQuestion 8（書(shū)本92頁(yè)）.Loop: LD R1,0(R2) ;load R1 from address 0+R2DADDI R1,R1,

5、#1 ;R1=R1+1SD R1,0,(R2) ;store R1 at address 0+R2DADDI R2,R2,#4 ;R2=R2+4DSUB R4,R3,R2 ;R4=R3-R2BNEZ R4,Loop ;branch to Loop if R4!=0Assume that the initial value of R3 is R2 + 396.答案：（1）依題意可得，指令序列執(zhí)行的流水線(xiàn)時(shí)空?qǐng)D如下：1234567891011121314151617181920211IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFI

6、DEXMEWB1IFIFIDEXME時(shí)鐘周期為：17*98+18 = 1684 （2）依題意可得，指令序列執(zhí)行的流水線(xiàn)時(shí)空?qǐng)D如下：1234567891011121314151IFIDEXMEWB2IFIDSEXMEWB3IFSIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXMEWB7IFMissMissIFIDEXMEWB 時(shí)鐘周期為：10*98+11 = 991 （3） 依題意可得，指令序列執(zhí)行的流水線(xiàn)時(shí)空?qǐng)D如下：12345678910111IFIDEXMEWB2IFIDEXMEWB3IFIDEXMEWB4IFIDEXMEWB5IFIDEXMEWB6IFIDEXME

7、WB1IFIDEXMEWB時(shí)鐘周期為：6*98+10 = 598 Question 99a) What is the effective access time of a cache memory system in which there is a 2-way set associative cache, having the following parameters:Parameter: Value:number of sets 1024 setsline size 16 wordscache access time 15 ns/linemain memory access time 70

8、 ns/wordmain memory address space size 256M wordscache hit rate 95%Label the fields of the memory address below used to access the cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _14_ bits Index : _10_ bits Offset : _4_ bits9b) What is the ef

9、fective access time of a cache memory system in which there is a direct mapped level 1 (L1) cache and a fully associative level 2 (L2) cache, having the following parameters:Parameter:Value:L1 number of sets128 setsL1 line size4 wordsL1 cache access time10 ns/lineL2 line size8 wordsL2 cache access t

10、ime20 ns/linemain memory access time70 ns/wordmain memory size256M wordsL1 cache hit rate95%L2 cache hit rate89%Label the fields of the memory address below used to access the L1 cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _19_ bits Index

11、 :_7_ bits Offset :_2_ bitsLabel the fields of the memory address below used to access the L2 cache and indicate the size of each field (in number of bits). Assume that memory is word-addressed.Tag : _25_bits Index : _0_bits Offset : _3_ bitsQuestion 11一個(gè)簡(jiǎn)單的共享內(nèi)存cache-coherent機(jī)有四個(gè)處理器,沒(méi)有"虛擬到物理&qu

12、ot;的翻譯和16位(物理)地址。每個(gè)處理器有一個(gè)L1數(shù)據(jù)緩存，沒(méi)有L2高速緩存。每個(gè)L1緩存是有四個(gè)64字節(jié)的塊(每個(gè)緩存的大小是256字節(jié))的直接変換,他們使用MESI一致性協(xié)議來(lái)保持一致的。每個(gè)緩存的初始狀態(tài)(十六進(jìn)制符號(hào)標(biāo)記所示):P0P1P2P3statetagstatetagstatetagstatetagI0FS0FS01S01M01E02M03E04I0FI0FE0FI0FM00E02S04I06如果按順序執(zhí)行下面的內(nèi)存訪問(wèn)，將會(huì)發(fā)生什么？特別是,指定每個(gè)其他的緩存發(fā)生在由于總線(xiàn)廣播、數(shù)據(jù)從哪里來(lái)(如果在緩存中沒(méi)有準(zhǔn)備好),和新?tīng)顟B(tài)塊的請(qǐng)求者的緩存。P0寫(xiě)一個(gè)字到地址00 fc

13、P1讀一個(gè)字到地址0 f8c P2讀一個(gè)字到地址0 f8c P3寫(xiě)一個(gè)字到地址0444 答案：P0P1P2P3statetagstatetagstatetagstatetagIOFSOFSOFSOFM01E02M03M04IOFIOFEOFIOFM00E02S04I06Question 13答案：A： P0 B0( S,120,00，20)B： P0 B0 (M,120,00，80) P1 B0 (I,120,00，20)C： P2 B0 (M,120,00，80) P0 B0 (I,120,00，80) P1 B0 (I,120,00，80)D： P1 B2 (S,110,00，30)P2

14、B2 (S,110,00，30) E： P0 B1 (M,108,00，48) P1 B1 （I，108，,0,08） P2 B1（I，108,00,08）F： P0 B2 (M,130,00，78) 1. 處理器中某功能部件占總應(yīng)用程序執(zhí)行時(shí)間的比例為40%，先將該功能部件改進(jìn)（加速10倍），則整個(gè)應(yīng)用程序的加速比為多少？( D )A. 1.4B. 2.5 C. 2.18D. 1.562. 在計(jì)算機(jī)系統(tǒng)設(shè)計(jì)中，比較好的方法是：（ D ）A.從上向下設(shè)計(jì) B.從下向上設(shè)計(jì)C.從兩頭向中間設(shè)計(jì) D.從中間開(kāi)始向上、向下設(shè)計(jì)3. 對(duì)系統(tǒng)程序員不透明的是：（ D ）A. Cache存儲(chǔ)器B. 系列機(jī)

15、各檔不同的數(shù)據(jù)通路寬度C. 指令緩沖寄存器 D. 虛擬存儲(chǔ)器4. 系列機(jī)軟件應(yīng)做到：（ B ）A.向前兼容，并向上兼容B.向后兼容，力爭(zhēng)向上兼容C.向前兼容，并向下兼容 D.向后兼容，力爭(zhēng)向下兼容5. 屬計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)考慮的應(yīng)是（ C ）。A主存采用CMOS還是TTL B主存采用多體交叉還是單體C主存容量和編址方式 D主存頻寬的確定6. 最能確保提高虛擬存儲(chǔ)器訪問(wèn)主存的命中率的改進(jìn)途徑是（ D ）。A增大輔存容量 B采用FIFO替換算法并增大頁(yè)面C改用LRU替換算法并增大頁(yè)面 D改用LRU替換算法并增大頁(yè)面數(shù)7. 靜態(tài)流水線(xiàn)是指（ C ）。A只有一種功能的流水線(xiàn) B功能不能改變的流水線(xiàn)C同時(shí)只

16、能完成一種功能的多功能流水線(xiàn)D可同時(shí)執(zhí)行多種功能的流水線(xiàn)8. 假設(shè)用軟件方法在A計(jì)算機(jī)上實(shí)現(xiàn)B計(jì)算機(jī)的指令系統(tǒng)，則B稱(chēng)為（ C ）。A仿真機(jī)B.宿主機(jī)C虛擬機(jī)D.目標(biāo)機(jī)9. 計(jì)算機(jī)中優(yōu)化使用的操作碼編碼方法是（ D ）。A.哈夫曼編碼 B.ASCII碼 C.BCD碼 D.擴(kuò)展操作碼10. 在采用基準(zhǔn)測(cè)試程序來(lái)測(cè)試評(píng)價(jià)機(jī)器的性能時(shí)，下列方法按照評(píng)價(jià)準(zhǔn)確性遞增的順序排列是（ B ）。（1）實(shí)際的應(yīng)用程序方法（2）核心程序方法（3）玩具基準(zhǔn)測(cè)試程序（小測(cè)試程序）（4）綜合基準(zhǔn)測(cè)試程序A:（1）（2）（3）（4）B:（2）（3）（4）（1）C:（3）（4）（1）（2）D:（4）（3）（2）（1）11.

17、 10. 在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)中，提高軟件功能實(shí)現(xiàn)的比例會(huì)( C )。A、提高解題速度 B、減少需要的存貯容量C、提高系統(tǒng)的靈活性 D、提高系統(tǒng)的性能價(jià)格比12. CPI是量化計(jì)算機(jī)性能的一個(gè)重要指標(biāo),關(guān)于CPI說(shuō)法正確的是（ C ）A .CPI由計(jì)算機(jī)的結(jié)構(gòu)決定B. CPI由運(yùn)行在計(jì)算機(jī)系統(tǒng)上的應(yīng)用程序決定C. CPI由計(jì)算機(jī)的結(jié)構(gòu)和應(yīng)用程序共同決定 D.CPI由計(jì)算機(jī)的時(shí)鐘周期決定13. 以下不屬于計(jì)算機(jī)性能公式的變量是( D )A. IC B. 時(shí)鐘周期 C. CPI D. MIPS14. 未曾實(shí)現(xiàn)的商業(yè)計(jì)算機(jī)結(jié)構(gòu)類(lèi)型是 ( C ) A. SISD B. SIMD C. MISD D. MIM

18、D15. 關(guān)于近10年CPU從單核轉(zhuǎn)向多核處理器的解釋正確的是 ( D )A. 指令級(jí)并行技術(shù)已經(jīng)發(fā)展到極限 B. CPU的工作電壓很難再下降C. 提高時(shí)鐘頻率會(huì)帶來(lái)CPU的散熱極限問(wèn)題 D. 上述理由全部正確16. 圖像處理器GPU屬于哪種結(jié)構(gòu)( B )A. SISD B. SIMD C. MISD D. MIMD17. 以下不屬于Flynn體系結(jié)構(gòu)類(lèi)型的是（ C ）A. SISD B . SIMD C. SIMT D. MISD18. CPI是量化計(jì)算機(jī)性能的一個(gè)重要指標(biāo),關(guān)于CPI說(shuō)法正確的是（ B ）A .CPI由計(jì)算機(jī)的結(jié)構(gòu)決定B. CPI由運(yùn)行在計(jì)算機(jī)系統(tǒng)上的應(yīng)用程序決定 C. C

19、PI由計(jì)算機(jī)的結(jié)構(gòu)和應(yīng)用程序共同決定 D.CPI由計(jì)存儲(chǔ)器系統(tǒng)決定分析：CPI=TC/IC19. 與存儲(chǔ)器-存儲(chǔ)器結(jié)構(gòu)指令集結(jié)構(gòu)相比, 寄存器-寄存器結(jié)構(gòu)( D ).A. CPI大 B. 完成同一個(gè)算法需要的指令數(shù)更少 C. 指令的功能更復(fù)雜 D. 固定長(zhǎng)度的指令編碼方式20. 計(jì)算機(jī)系統(tǒng)的執(zhí)行時(shí)間的通用公式為： CPUtime = y × 時(shí)鐘周期 × CPI, 此處y是 ( B )A. 程序執(zhí)行的周期數(shù)B. 被執(zhí)行的指令總數(shù)C. 包括訪問(wèn)存缺失在內(nèi)的指令平均執(zhí)行時(shí)間D. 每個(gè)周期內(nèi)執(zhí)行的指令數(shù)21. RISC 與 CISC 不同處有 ( C ) A. RISC指令復(fù)雜

20、B. CISC 指令效率高C .RISC 指令數(shù)量少 D. 以上說(shuō)法均錯(cuò)誤22. 關(guān)于MIPS的指令集結(jié)構(gòu)類(lèi)型說(shuō)法正確的是( A )A. 寄存器-寄存器B. 寄存器-存儲(chǔ)器 C. 存儲(chǔ)器-存儲(chǔ)器 D. 以上說(shuō)法均錯(cuò)23. 流水線(xiàn)技術(shù)可以( A )A. 提高吞吐率 B. 降低吞吐率C. 降低響應(yīng)時(shí)間 D. 增加響應(yīng)時(shí)間24. 流水線(xiàn)通過(guò)哪種方式提高系統(tǒng)的性能 ( C )A. 減少指令的響應(yīng)時(shí)間 B. 消除指令相關(guān)C. 開(kāi)發(fā)指令級(jí)的并行 D. 降低CACHE的缺失率25. 惡化流水線(xiàn)的處理器性能的原因是( D )A .流水線(xiàn)每級(jí)處理時(shí)間不同B.連續(xù)的指令間的相關(guān)C.流水線(xiàn)的結(jié)構(gòu)相關(guān)D .以上全部正

21、確26. 流水線(xiàn)技術(shù)可以( D )A. 提高吞吐率和不改變響應(yīng)時(shí)間B. 提高吞吐率和降低響應(yīng)時(shí)間C. 降低吞吐率和降低響應(yīng)時(shí)間D. 提高吞吐率和增加響應(yīng)時(shí)間27. 在k級(jí)單流水線(xiàn)中執(zhí)行n個(gè)任務(wù)，所消耗的時(shí)鐘周期數(shù)( A )A. k+n-1 B. nk+1 C. k D. 以上說(shuō)法全部錯(cuò)誤28. 關(guān)于靜態(tài)指令調(diào)度和指令動(dòng)態(tài)調(diào)度說(shuō)法錯(cuò)誤的是（ C ）A. 編譯器相比于硬件有更多的時(shí)間處理復(fù)雜的調(diào)度算法B. 編譯器靜態(tài)調(diào)度的前提是假設(shè)指令間存在比時(shí)間更復(fù)雜的沖突C. 編譯器靜態(tài)調(diào)度需要比動(dòng)態(tài)調(diào)度更多的關(guān)于沖突的精確歷史數(shù)據(jù)D. 以上說(shuō)法都錯(cuò)誤29. 保留站項(xiàng)在流水線(xiàn)的哪一級(jí)釋放( A )A. 寫(xiě)結(jié)果

22、 B. 發(fā)射 C. 執(zhí)行 D. 確認(rèn)30. 使用獨(dú)立的指令CACHE和數(shù)據(jù)CACHE的理由是( D )A . 數(shù)據(jù)和指令存在在不同的存儲(chǔ)器。B. 每個(gè)核的指令不同但數(shù)據(jù)共享 C. 存儲(chǔ)器的方法模式不同D. 減少指令和數(shù)據(jù)訪存的沖突31. 關(guān)于全相聯(lián)CACHE說(shuō)法正確的是 ( C )A. 等價(jià)于一個(gè)1組1路組相聯(lián) CACHEB. 等價(jià)于一個(gè)多組1路組相聯(lián)CACHEC.等價(jià)于一個(gè)1組多路直接映像CACHED.等價(jià)于一個(gè)多組1路組直接映像CACHE32. 關(guān)于強(qiáng)制性不命中說(shuō)法正確的是( A )A .塊第一次被訪存所以不在CACHE中. B. 程序執(zhí)行過(guò)程中由于cache容量有限不能保存所有塊C. 因

23、為采用組相聯(lián)和直接映像所以發(fā)生沖突被替換掉D.以上說(shuō)法全錯(cuò)33. 在采用單流水線(xiàn)、順序執(zhí)行和順序提交結(jié)果的處理器中，那種情況會(huì)導(dǎo)致數(shù)據(jù)冒險(xiǎn)（ C ）A. 寫(xiě)后寫(xiě) B.讀后寫(xiě) C.寫(xiě)后讀 D. 讀后讀34. 為什么亂序執(zhí)行的處理器采用順序方式提交指令執(zhí)行結(jié)果?( D )A. 確保精確異常 B. 確保多CACHE的一致性C. 糾正和恢復(fù)分支預(yù)測(cè)錯(cuò)誤的現(xiàn)場(chǎng) D. A和C都正確35. 在塊替換策略中，采用替換最近很少使用方法的理由是( A )A. 充分利用了程序的時(shí)間和空間局部性原理B. 充分利用了程序的局部性原理C. 充分利用了程序的空間局部性原理D. 沒(méi)用充分利用了程序的時(shí)間和空間局部性原理36.

24、 在4路組相聯(lián)緩存中，一個(gè)新的塊的位置被映像到（ C ）A. 任何位置B. 塊地址與組數(shù)取余運(yùn)算的結(jié)果選組號(hào)，然后固定在組中的固定位置C. 塊地址與組數(shù)取余運(yùn)算的結(jié)果選組號(hào)，然后存放在組中的任何位置D. 以上說(shuō)法都不對(duì)37. 關(guān)于最近20年內(nèi)發(fā)生的事情說(shuō)法正確的是（ A ）A. 處理器和存儲(chǔ)器性能都提高了，但是處理器提高更多。B. 存儲(chǔ)器性能提高但處理器沒(méi)有。C. 處理器和存儲(chǔ)器性能都提高了，但是存儲(chǔ)器提高更多。D. 處理器性能提高但存儲(chǔ)器沒(méi)有。38. 相比于寫(xiě)直達(dá)發(fā)，寫(xiě)回法的優(yōu)勢(shì)在于?( A )A. 減少存儲(chǔ)器訪存次數(shù) B. 減少不命中的開(kāi)銷(xiāo)C.減少命中時(shí)間 D.降低缺失率39. 假設(shè)指令的

25、處理必須使用五個(gè)功能部件, 這五個(gè)部件的執(zhí)行時(shí)間分別為 : 10 ns, 8 ns,10 ns,10 ns and 7 ns.如果使用流水線(xiàn)技術(shù)，流水線(xiàn)寄存器的時(shí)間開(kāi)銷(xiāo)為1 ns ，采用流水線(xiàn)與非流水線(xiàn)的加速比為( A ) A. 4.1 B. 5 C. 4.5 D. 340. 下列說(shuō)法錯(cuò)誤是:( B )A. 分支預(yù)測(cè)轉(zhuǎn)移比預(yù)測(cè)分支不轉(zhuǎn)移困難，因?yàn)樾枰崆爸笇?dǎo)分支轉(zhuǎn)移目標(biāo)指令的地址。B. 預(yù)測(cè)分支轉(zhuǎn)移和不轉(zhuǎn)移的準(zhǔn)確率都為50%。C. 根據(jù)BTB可以在取指令前判斷該指令是否為分支指令。D. 流水線(xiàn)的深度會(huì)增加分支預(yù)測(cè)錯(cuò)誤的開(kāi)銷(xiāo)時(shí)間。41. 寄存器換名技術(shù)可以消除( D )A. 寫(xiě)后寫(xiě)冒險(xiǎn)B. 讀后

26、寫(xiě)冒險(xiǎn)C. 寫(xiě)后讀冒險(xiǎn)D. A和C全部正確42. 以下說(shuō)法錯(cuò)誤的是( D )A. 第一級(jí)緩存的容量小于第二級(jí)緩存的容量B. 第一級(jí)緩存的響應(yīng)時(shí)間小于第二級(jí)緩存的響應(yīng)時(shí)間C. 第一級(jí)緩存的被訪問(wèn)次數(shù)小于第二級(jí)緩存的訪問(wèn)次數(shù)D. 第一級(jí)緩存和第二級(jí)緩存都采用相同的地址映像方法43. 假設(shè)指令的處理必須使用五個(gè)功能部件, 這五個(gè)部件的執(zhí)行時(shí)間分別為 : 10 ns, 8 ns,10 ns,10 ns and 7 ns.如果使用流水線(xiàn)技術(shù)，流水線(xiàn)寄存器的時(shí)間開(kāi)銷(xiāo)為1 ns ，采用流水線(xiàn)與非流水線(xiàn)的加速比為( A ) A. 4.1 B. 5 C. 4.5 D. 344. 為什么亂序執(zhí)行的處理器采用順序方

27、式提交指令執(zhí)行結(jié)果?( D )A. 確保精確異常B. 確保多CACHE的一致性C. 糾正和恢復(fù)分支預(yù)測(cè)錯(cuò)誤的現(xiàn)場(chǎng)D. A和C都正確45. 在前瞻執(zhí)行中，ROB中的項(xiàng)釋放處在那一級(jí)( C )A. 譯碼 B. 發(fā)射 C. 執(zhí)行 D. 確認(rèn)46. 以下說(shuō)法正確的是? ( D )A. 直接映像 cache 與只有1個(gè)組多路組相聯(lián)CACHE等價(jià)B. 直接映像 cache 與只有1個(gè)組的全相聯(lián)CACHE等價(jià)C. 直接映像 cache 與只有1個(gè)組1路組相聯(lián)CACHE等價(jià)D. 以上說(shuō)法都錯(cuò)47. 下列哪種地址映像方式不適合使用位預(yù)測(cè)技術(shù) ( D ) A. 全相聯(lián) B. 4路組全相聯(lián)C. 8路組全相聯(lián)D. 直

28、接映像48. 在監(jiān)聽(tīng)協(xié)議中，那種情況下主存的信息不是最新的（ C ）A. 對(duì)共享狀態(tài)數(shù)據(jù)進(jìn)行寫(xiě)操作后的寫(xiě)直達(dá) cachesB. 寫(xiě)回caches有數(shù)據(jù)被標(biāo)記為獨(dú)享狀態(tài)C. 寫(xiě)回 caches有數(shù)據(jù)被標(biāo)記為修改狀態(tài)D. 寫(xiě)回caches有數(shù)據(jù)被標(biāo)記為共享狀態(tài)49. 下列哪種技術(shù)并沒(méi)用通過(guò)采用開(kāi)發(fā)并行度方法提高系統(tǒng)的性能（ B ） A. 增加流水線(xiàn)深度提高工作頻率 B. 采用小緩存減少訪存響應(yīng)時(shí)間 C . 增加功能部件提高吞吐率D. 采用多核處理器50. 假設(shè)有一單級(jí)非流水線(xiàn)處理器其機(jī)器周期為5ns,如果采用4級(jí)流水線(xiàn)實(shí)現(xiàn)該處理器，其機(jī)器周期為2ns，后者與前者的加速比是（ D ）A. 3 B.

29、2.5 C. 2 D. 0.551. 流水線(xiàn)寄存器發(fā)射出一條加法指令，同時(shí)也沒(méi)收到氣泡和停頓信息停頓信號(hào)，此時(shí)在指令隊(duì)列的尾部存在一條XOR運(yùn)算指令，則等待發(fā)射的是( A )A add B xor C 氣泡 D 停頓52. 對(duì)于以下代碼：Int sum=0;for (int j = 0; j <1000; j+)sum= sum+arri下列那個(gè)變量利用了程序的空間局部性原理( ) 和時(shí)間局部性原理（ B ）A. j B. sum C. elements of arr D.以上都不正確53. 在使用虛擬存儲(chǔ)系統(tǒng)中 ,應(yīng)用程序所使用的地址是( D )A. 主存空間B. 物理地址C. 地址空

30、間D. 虛擬地址54. 某計(jì)算機(jī)的Cache-主存層次采用組相聯(lián)映象方式，塊大小為128字節(jié)，Cache容量為64塊，按4塊分組,主存容量為4096塊。那么主存地址共需 ( A ) 位。A.19B.18 C.20D.以上都不對(duì)55. 基本的MIPS整數(shù)流水線(xiàn)中，訪存地址的計(jì)算發(fā)生在流水線(xiàn)的第（ C ）段。A1 B2 C3 D456. RISC執(zhí)行程序的速度比CISC要快的原因是（ C ）。A.RISC的指令系統(tǒng)中指令條數(shù)較少B.程序在RISC上編譯生成的目標(biāo)程序較短。C.RISC的指令平均執(zhí)行周期數(shù)較少。D.RISC只允許load和store指令訪存。57. 通過(guò)編譯器重新安排指令的執(zhí)行順序以

31、減少流水的停頓方法，稱(chēng)之為( D )。A線(xiàn)性流水線(xiàn) B非線(xiàn)性流水線(xiàn) C動(dòng)態(tài)調(diào)度 D靜態(tài)調(diào)度判斷題1. A Distributed Memory Multiprocessor is also called a Symmetric Multiprocessor (SMP).分布式內(nèi)存的多處理器也稱(chēng)為對(duì)稱(chēng)多處理器(SMP)。 （ T ）2. Suppose we expect at least an 80X parallel speed up from 100 processors. At most 0.25% of the execution of the original program may

32、 be sequential (i.e., non-parallelizable).假設(shè)我們希望至少一個(gè)從80年80 x并行加速處理器。最多0.25%的原始程序的執(zhí)行順序(即。non-parallelizable)。（ T ）3. Suppose a conditional branch alternates between taken and not taken every time it is executed. A one-bit BHT predictor is likely to have a misprediction rate of 100% on this branch.假設(shè)一

33、個(gè)條件分支之間的交替而不是采取每次執(zhí)行時(shí)。一個(gè)一比特的二叔丁基對(duì)甲酚預(yù)測(cè)可能會(huì)對(duì)這個(gè)分支的錯(cuò)誤預(yù)測(cè)率為100%。（ T ）4. Suppose a conditional branch is taken the first 1000 times it is executed, and not taken the second 1000 times. A one-bit BHT predictor is likely to have performance similar to a correlating branch predictor on this branch.假設(shè)條件分支被執(zhí)行第一的1

34、000倍,而不是采取第二個(gè)1000次。一比特的二叔丁基對(duì)甲酚預(yù)測(cè)可能是性能類(lèi)似于相關(guān)分支預(yù)測(cè)在這個(gè)分支。（ F ）5. In Tomasulo's algorithm with speculation, when a branch is mispredicted, the data written to memory and the register file as a result of that branch are rolled back to their previous values.與投機(jī)Tomasulo的算法,當(dāng)一個(gè)分支預(yù)測(cè)錯(cuò)誤,數(shù)據(jù)寫(xiě)入內(nèi)存和寄存器文件的分支被回滾到之前

35、的值。（ T ）6. A Single-Instruction-Multiple-Data (SIMD) model of computation is characterized by independent threads computing on private memories.單指令多數(shù)據(jù)(SIMD)計(jì)算模型計(jì)算的特點(diǎn)是獨(dú)立的線(xiàn)程在私人記憶。（ T ）7. A return address predictor is likely to mispredict when there is deep recursion.（ F ）深度遞歸的時(shí)候，返回地址預(yù)測(cè)相當(dāng)于誤預(yù)測(cè)。8. Comput

36、er architecture design needs to provide support to compiler.計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)需要為編譯器提供支持。（ T ）9. In the MIPS Pipeling, 'Updating the PC' is completed in EX stage.在MIPS Pipeling,“更新電腦”是在前階段完成。（ F ）10. For forwarding you need only look at the data available in the MEM stage.轉(zhuǎn)發(fā)你只需要看數(shù)據(jù)在MEM階段。（ F ）11. In

37、the MIPS pipeline, both reading and writing the register file can be done during half a clock cycle period. In particular reading is done in the first half while writing is done in the second half.在MIPS管道,讀寫(xiě)寄存器文件可以半個(gè)時(shí)鐘周期期間完成。在上半年完成特定的閱讀寫(xiě)作是在下半年完成。（ F ）12. In Tomasulo's algorithm with speculation,

38、 instructions may complete out of order.與投機(jī)Tomasulo的算法,說(shuō)明可能完成的訂單。（ F ）13. The reorder buffer enables precise exceptions and interrupts.重新排序緩沖區(qū)支持精確的異常和中斷。（ T ）14. Critical word first reduce the cache miss penalty.關(guān)鍵字首先減少緩存錯(cuò)過(guò)點(diǎn)球。（ T ）15. The LRU (least-recently used) replacement policy works because pr

39、ograms exhibit temporal locality. LRU(最近最少使用)替代政策工作,因?yàn)轫?xiàng)目展覽時(shí)間局部性。（ T ）16. A distributed shared memory (DSM) multiprocessor usually has non-uniform memory access.分布式共享內(nèi)存(DSM)多處理器通常有非一致內(nèi)存訪問(wèn)。（ T ）17. Computer architecture is intend to cover three affects of hardware, organization and ISA.計(jì)算機(jī)體系結(jié)構(gòu)是打算覆蓋硬件的

40、三個(gè)影響,組織和ISA。（ T ）18. Compared with memory-memory architecture, register-register architecture has higher CPI.與memory-memory架構(gòu)相比,注冊(cè)登記體系結(jié)構(gòu)具有較高的CPI。（ F ）19. For forwarding you need only look at the data available in the WB Stage.轉(zhuǎn)發(fā)你只需要看數(shù)據(jù)在白平衡階段。（ F ）20. Data hazard rise when an instruction depends on t

41、he results of a previous instruction in a way that is exposed by the overlapping of instructions in the pipeline.數(shù)據(jù)風(fēng)險(xiǎn)上升,當(dāng)一個(gè)指令的結(jié)果依賴(lài)于前一個(gè)指令的方式公開(kāi)的重疊在管道的指令。（ T ）21. Doubling the associativity of a cache without changing its overall capacity or block size will increase the tag size by one bit.翻倍的結(jié)合性緩存不改變其

42、整體能力或塊大小將增加標(biāo)簽的大小。（ T ）22. The MIPS CPU has a RISC ISA. ( T )23. CPI is always a number greater than or equal to 1, because an instruction cant be executed in less than one cycle.CPI總是大于或等于1,因?yàn)橐粋€(gè)指令不能被執(zhí)行在不到一個(gè)周期。（ F ）24. Splitting the shortest stage of a five-stage pipeline will result in a higher cloc

43、k rate.分裂的最短階段五級(jí)管道將導(dǎo)致更高的時(shí)鐘頻率。（ F ）25. There are 3 types of pipeline hazards: structure, data, and control hazards.有3種管道危險(xiǎn):結(jié)構(gòu)、數(shù)據(jù)和控制危害。（ T ）26. In Tomasulo's algorithm with speculation, when a branch is mispredicted , the data written to memory and the register file as a result of that branch are

44、rolled back to their previous values.與投機(jī)Tomasulo的算法,當(dāng)一個(gè)分支預(yù)測(cè)錯(cuò)誤,數(shù)據(jù)寫(xiě)入內(nèi)存和寄存器文件的分支被回滾到之前的值。（ T ）27. A two-bit predictor performs better than a single bit predictor even if the conditional branch is executed exactly once.低廉的預(yù)測(cè)性能優(yōu)于單一位預(yù)測(cè)即使條件分支完全執(zhí)行一次。（ F ）28. A direct-mapped cache of size N has the same miss

45、 rate as a 2-way set-associative cache of size N/2.direct-mapped緩存大小為N的缺頁(yè)率具有相同的雙向set-associative緩存的大小為N / 2。（ T ）29. A CISC architecture has a fixed instruction length.CISC體系結(jié)構(gòu)有一個(gè)固定的指令長(zhǎng)度。（ F ）30. Splitting the shortest stage of a five-stage pipeline will result in a higher clock rate.分裂的最短階段五級(jí)管道將導(dǎo)致更

46、高的時(shí)鐘頻率。( F )31. Data hazards are caused by hardware conflict. 數(shù)據(jù)危害是由硬件引起的沖突。（ F ）32. Merging write Buffer reduce the cache miss penalty.合并寫(xiě)緩沖減少緩存錯(cuò)過(guò)點(diǎn)球。（ T ）33. CPI is always a number greater than or equal to 1, because an instruction cant be executed in less than one cycle.CPI總是大于或等于1,因?yàn)橐粋€(gè)指令不能被執(zhí)行在不到一

47、個(gè)周期。（ ）34. Suppose a conditional branch alternates between taken and not taken every time it is executed. A one-bit BHT predictor is likely to have a misprediction rate of 100% on this branch.假設(shè)一個(gè)條件分支之間的交替而不是采取每次執(zhí)行時(shí)。一個(gè)一比特的二叔丁基對(duì)甲酚預(yù)測(cè)可能會(huì)對(duì)這個(gè)分支的錯(cuò)誤預(yù)測(cè)率為100%。（ T ）35. Register renaming eliminates stalls due

48、to flow (WAR) dependences on registers.寄存器重命名消除攤位由于流(戰(zhàn)爭(zhēng))依賴(lài)性寄存器。（ T ）36. A dynamic branch predictor is always better than a static one.一個(gè)動(dòng)態(tài)分支預(yù)測(cè)總是比靜態(tài)的好。（ F ）37. Translation look-aside buffers (TLBs) are caches that hold virtual address to physical address translations.轉(zhuǎn)換后援緩沖區(qū)(tlb)緩存,虛擬地址到物理地址的翻譯。（ T ）

49、簡(jiǎn)答題（紅色為A卷試題）1、 RISC機(jī)器的設(shè)計(jì)原則答：指令條數(shù)少、指令功能簡(jiǎn)單。確定指令系統(tǒng)時(shí)，只選取使用頻度很高的指令，在此基礎(chǔ)上補(bǔ)充一些最有用的指令（如支持操作系統(tǒng)和高級(jí)語(yǔ)言實(shí)現(xiàn)的指令）；采用簡(jiǎn)單而又統(tǒng)一的指令格式，并減少尋址方式，指令字長(zhǎng)都為32位或64位；指令的執(zhí)行在單周期內(nèi)完成（采用流水線(xiàn)技術(shù)后）；采用load-store結(jié)構(gòu)，即只有l(wèi)oad和store指令才能訪問(wèn)存儲(chǔ)器，其他指令的操作都是在寄存器之間完成的；大多數(shù)指令都采用硬連接邏輯來(lái)實(shí)現(xiàn)；強(qiáng)調(diào)優(yōu)化編譯器的作用，為高級(jí)語(yǔ)言程序生成優(yōu)化的代碼；充分利用流水技術(shù)來(lái)提高性能。2、 MIPS機(jī)器五級(jí)流水線(xiàn)（哪五級(jí)，每級(jí)的功能）答：包括：

50、取指令（IF），指令譯碼/讀寄存器（ID），執(zhí)行/有效地址計(jì)算（EX），存儲(chǔ)器訪問(wèn)/分支完成（MEM），寫(xiě)回（WB）。取指令（IF）：以PC中的值作為地址從存儲(chǔ)器中取出一條指令，放入指令寄存器（IR）；同時(shí)PC值加4，然后放入NPC；指令譯碼/讀寄存器（ID）：對(duì)指令進(jìn)行譯碼，并以指令中的rs和rt字段作為地址訪問(wèn)通用寄存器組，把讀出的操作數(shù)分別放入A和B中。同時(shí)IR的低16位進(jìn)行符號(hào)擴(kuò)展，然后存入Imm。在這一級(jí)，ALU對(duì)在前一級(jí)準(zhǔn)備好的操作數(shù)進(jìn)行計(jì)算。存儲(chǔ)器訪問(wèn)/分支完成（MEM）：所有指令都要在該級(jí)進(jìn)行更新。除了分支指令，其他指令都是做：PCNPC。在該級(jí)處理的指令只有l(wèi)oad、stor

51、e和分支三種指令；寫(xiě)回（WB）：把在前面4級(jí)中得到的結(jié)果寫(xiě)入通用寄存器組。3、 降低Cache命中時(shí)間的方法。（任意列出三種，并給出解釋?zhuān)┐穑航档虲ache的命中時(shí)間：采用容量小、結(jié)構(gòu)簡(jiǎn)單的Cache：硬件越簡(jiǎn)單，速度就越快。應(yīng)使Cache容量足夠小，以便可以與處理器做在同一芯片上，避免因片外訪問(wèn)而增加時(shí)間開(kāi)銷(xiāo)。還要保持Cache結(jié)構(gòu)的簡(jiǎn)單性，例如采用直接映像Cache，優(yōu)點(diǎn)是可以讓標(biāo)識(shí)檢測(cè)和數(shù)據(jù)傳送同時(shí)進(jìn)行，從而有效減少命中時(shí)間；采用虛擬Cache：是指直接用虛擬地址進(jìn)行訪問(wèn)的Cache，其標(biāo)識(shí)存儲(chǔ)器中存放的是虛擬地址，進(jìn)行地址檢測(cè)用的也是虛擬地址。虛擬Cache的優(yōu)點(diǎn)：在命中時(shí)不需要地址轉(zhuǎn)換，因而也就省去了地址轉(zhuǎn)換的時(shí)間。另外，即使不命中，地址轉(zhuǎn)換和訪問(wèn)Cache也是并行進(jìn)行的，其速度比物理Cache快很多。采用蹤跡Cache：蹤跡Cache中存放的是CPU所執(zhí)行過(guò)的動(dòng)態(tài)指令序列，其中包含了由分支預(yù)測(cè)展開(kāi)了的指令。該分支預(yù)測(cè)是否正確需要在取到該指令時(shí)進(jìn)行確認(rèn)。能夠提高指令Cache的空間利用率，避免因分支成功發(fā)生跳轉(zhuǎn)處于該塊之后的指令用不到，跳轉(zhuǎn)到的塊的位置之前的指令用不到浪費(fèi)空間。4、 什么是Cache的一