數(shù)字電路經(jīng)典筆試題目匯總

1、數(shù)字電路筆試匯總2、什么是同步邏輯和異步邏輯?(漢王筆試同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。電路設(shè)計可分類為同步電路和非同步電路設(shè)計。同步電路利用時鐘脈衝使其子系統(tǒng)同步運作,而非同步電路不使用時鐘脈衝做同步,其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優(yōu)點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-因此近年來對非同步電路研究增加快速,論文發(fā)表數(shù)以倍增,而Intel Pentium 4處理器設(shè)計,也開始採用非同步電路設(shè)計。異步電路主要是組合邏輯電路,用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫控

2、制信號脈沖,其邏輯輸出與任何時鐘信號都沒有關(guān)系,譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器和組合邏輯電路構(gòu)成的電路,其所有操作都是在嚴(yán)格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK,而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿完成的。3、什么是"線與"邏輯,要實現(xiàn)它,在硬件特性上有什么具體要求?(漢王筆試線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上,要用oc門來實現(xiàn)(漏極或者集電極開路,由于不用oc門可能使灌電流過大,而燒壞邏輯門,同時在輸出端口應(yīng)加一個上拉電阻。(線或則是下拉電阻4、什么是Setup 和Holdup時間?(

3、漢王筆試Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前,數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上升沿有效T時間到達芯片,這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器,只有在下一個時鐘上升沿,數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后,數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間(Setup Time和保持時間(Hold time。建立時間是指在時鐘邊沿前,數(shù)據(jù)信號需要保持不變的時間。保持時間

4、是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話,那么DFF將不能正確地采樣到數(shù)據(jù),將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間,那么超過量就分別被稱為建立時間裕量和保持時間裕量。5、setup和holdup時間,區(qū)別.(南山之橋6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。(未知8、說說對數(shù)字邏輯中的競爭和冒險的理解,并舉例說明競爭和冒險怎樣消除。(仕蘭微電子9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(漢王筆試在組合邏輯中,由于門的輸入信號通路中經(jīng)過了不同的延時,導(dǎo)致到達該

5、門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法:一是添加布爾式的消去項,二是在芯片外部加電容。10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試常用邏輯電平:12V,5V,3.3V;TTL和CMOS不可以直接互連,由于TTL是在0.3-3.6V之間,而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0

6、.1VDD.ttl的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用cmos可直接驅(qū)動ttl;加上拉后,ttl可驅(qū)動cmos.11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)時,既無法預(yù)測該單元的輸出電平,也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間,觸發(fā)器輸出一些中間級電平,或者可能處于振蕩狀態(tài),并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法:1 降低系統(tǒng)時鐘2 用反應(yīng)更快的FF3 引入同步機制,防止亞穩(wěn)態(tài)傳播4

7、改善時鐘質(zhì)量,用邊沿變化快速的時鐘信號關(guān)鍵是器件使用比較好的工藝和時鐘周期的裕量要大。12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別。(南山之橋同步復(fù)位在時鐘沿采復(fù)位信號,完成復(fù)位動作。異步復(fù)位不管時鐘,只要復(fù)位信號滿足條件,就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高,不能有毛刺,如果其與時鐘關(guān)系不確定,也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOORE 與 MEELEY狀態(tài)機的特征。(南山之橋Moo re 狀態(tài)機的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化. Mealy 狀態(tài)機的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān), 這14、多時域設(shè)計中,如何處理信號跨時域。(南山之橋不同的時鐘域

8、之間信號通信時需要進行同步處理,這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響,其中對于單個控制信號可以用兩級同步器,如電平、邊沿檢測和脈沖,對多位信號可以用FIFO,雙口RAM,握手信號等?？鐣r域的信號要經(jīng)過同步器同步,防止亞穩(wěn)態(tài)傳播。例如:時鐘域1中的一個信號,要送到時鐘域2,那么在這個信號送到時鐘域2之前,要先經(jīng)過時鐘域2的同步器同步后,才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器,其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號,可能不滿足時鐘域2中觸發(fā)器的建立保持時間,而產(chǎn)生亞穩(wěn)態(tài),因為它們之間沒有必然關(guān)系,是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播,但不能保證采進來

9、的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號,或地址。當(dāng)同步的是地址時,一般該地址應(yīng)采用格雷碼,因為格雷碼每次只變一位,相當(dāng)于每次只有一個同步器在起作用,這樣可以降低出錯概率,象異步FIFO的設(shè)計中,比較讀寫地址的大小時,就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù),可以用異步FIFO來解決問題。15、給了reg的setup,hold時間,求中間組合邏輯的delay范圍。(飛利浦-大唐筆試Delay < period - setup hold16、時鐘周期為T,觸發(fā)器D1的寄存器到輸出時間最大為T1max,最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2m

10、in。問,觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。(華為T3setup>T+T2max,T3hold>T1min+T2minT+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay;靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑,計算信號在這些路徑上的傳播延時,檢查信號的建立和保持時間是否滿足時序要求,通過對最大路徑延時和最小路徑延時的分析,找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑,且運行速度很快、占用內(nèi)存較少,不僅可以對芯片設(shè)計進行全面的時序功能檢查,而且還可利用時序

11、分析的結(jié)果來優(yōu)化設(shè)計,因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。動態(tài)時序模擬就是通常的仿真,因為不可能產(chǎn)生完備的測試向量,覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中,無法暴露一些路徑上可能存在的時序問題;19、一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。(威盛VIA關(guān)鍵:將第二級信號放到最后輸出一級輸出,同時注意修改片選信號,保證其優(yōu)先級未被修改。20、給出一個門級的圖,又給了各個門的傳輸延時,問關(guān)鍵路徑是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑。(未知21、邏輯方面數(shù)字電路的卡諾圖化簡,時序(同步異步差異,觸發(fā)器有幾種(區(qū)別,優(yōu)點,全加器等等。

12、(未知23、化簡F(A,B,C,D= m(1,3,4,5,10,11,12,13,14,15的和。(威盛卡諾圖化簡:一般是四輸入,記住00 01 11 10順序,0 1 3 24 5 7 612 13 15 148 9 11 1024、please show the CMOS inverter schematic, layout and its cross section with P-well process. Plot its transfer curve (Vout-Vin And also explain the operation region of PMOS and NMOS fo

13、r each segment of the25、To design a CMOS inventor with balance rise and fall time, please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子和載流子有關(guān),P管是空穴導(dǎo)電,N管電子導(dǎo)電,電子的遷移率大于空穴,同樣的電場下,N管的電流大于P管,因此要增大P管的寬長比,使之對稱,這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等27

14、、用MOS管搭出一個二輸入與非門。(揚智電子筆試29、畫出NOT,NAND,NOR的符號,真值表,還有transistor level的電路。(Infineon筆試31、用一個二選一mux和一個inv實現(xiàn)異或。(飛利浦-大唐筆試input a,b;output c;assign c=a?(b:(b;32、畫出Y=A*B+C的cmos電路圖。(科廣試題33、用邏輯們和CMOS電路實現(xiàn)ab+cd。(飛利浦-大唐筆試34、畫出CMOS電路的晶體管級電路圖,實現(xiàn)Y=A*B+C(D+E。(仕蘭微電子以上均為畫COMS電路圖,實現(xiàn)一給定的邏輯表達式,。35、利用4選1實現(xiàn)F(x,y,z=xz+yz'

15、;。(未知x,y作為4選1的數(shù)據(jù)選擇輸入,四個數(shù)據(jù)輸入端分別是z或者z的反相,0,136、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)(實際上就是化簡。化成最小項之和的形式后根據(jù)(A*B*(C*D=AB+CD37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫出各點波形。(Infineon筆試思路:得出邏輯表達式,然后根據(jù)輸入計算輸出38、為了實現(xiàn)邏輯(A XOR BOR (C AND D,請選用以下邏輯中的一種,并說明為什么?1INV 2AND 3OR 4NAND 5NOR 6XOR 答案:NAND(未知39、用與非門等設(shè)計全加法器

16、。(華為先寫出全加法器的真值表,后畫圖40、給出兩個門電路讓你分析異同。(華為具體分析41、用簡單電路實現(xiàn),當(dāng)A為輸入時,輸出B波形為(仕蘭微電子寫邏輯表達式,然后化簡42、A,B,C,D,E進行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E 中1的個數(shù)比0多,那么F輸出為1,否則F為0,用與非門實現(xiàn),輸入數(shù)目沒有限制。(未知寫邏輯表達式,然后化簡43、用波形表示D觸發(fā)器的功能。(揚智電子筆試 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。(揚智電子筆試數(shù)電書P11946、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。(威盛47、畫出一種CMOS的D鎖存器的電路圖和版圖。(未知48、D觸發(fā)

17、器和D鎖存器的區(qū)別。(新太硬件面試49、簡述latch和filp-flop的異同。(未知50、LATCH和DFF的概念和區(qū)別。(未知51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch 如何產(chǎn)生的。(南山之橋latch是電平觸發(fā),register是邊沿觸發(fā),register在同一時鐘邊沿觸發(fā)下動作,符合同步電路的設(shè)計思想,而latch則屬于異步電路設(shè)計,往往會導(dǎo)致時序分析困難,不適當(dāng)?shù)膽?yīng)用latch則會大量浪費芯片資源。52、用D觸發(fā)器做個二分頻的電路.又問什么是狀態(tài)圖。(華為53、請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路?(漢王筆試54、怎樣用D觸發(fā)

18、器、與或非門組成二分頻電路?(東信筆試直接D觸發(fā)器Q反相輸出接到數(shù)據(jù)輸入55、How many flip-flop circuits are needed to divide by 16? (Intel 16分頻?456、用filp-flop和logic-gate設(shè)計一個1位加法器,輸入carryin和current-stage,輸出carryout和next-stage. (未知57、用D觸發(fā)器做個4進制的計數(shù)。(華為58、實現(xiàn)N位Johnson Counter,N=5。(南山之橋59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器,15進制的呢?(仕蘭微電子60、數(shù)字電路設(shè)計當(dāng)然必

19、問Verilog/VHDL,如設(shè)計計數(shù)器。(未知61、BLOCKING NONBLOCKING 賦值的區(qū)別。(南山之橋非阻塞賦值:塊內(nèi)的賦值語句同時賦值,一般用在時序電路描述中阻塞賦值:完成該賦值語句后才能做下一句的操作,一般用在組合邏輯描述中62、寫異步D觸發(fā)器的verilog module。(揚智電子筆試module dff8(clk , reset, d, q;input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge resetif(resetq <= 0;else

20、q <= d;endmodule63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述?(漢王筆試module divide2( clk , clk_o, reset;input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge resetif ( resetout <= 0;elseout <= in;assign in = out;assign clk_o = out;endmodule64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要,請問:a 你所知道的可編程邏輯器件有哪些? b 試用VHDL或VERILOG、ABLE描述