DDR4設(shè)計概述以及分析仿真案例

1、DDR4設(shè)計概述以及分析仿真案例dram（動態(tài)隨機訪問存儲器）對設(shè)計人員特別具有吸引力，因為它提供了廣泛的性能，用于各種計算機和嵌入式系統(tǒng)的存儲系統(tǒng)設(shè)計中。本文概括闡述7DRAM的概念，及介紹了SDRAM、DDRSDRAM、DDR2SDRAM、DDR3SDRAM、DDR4SDRAM、DDR5SDRAM,LPDDR、GDDR。DRAMDRAM較其它內(nèi)存類型的一個優(yōu)勢是它能夠以IC（集成電路）上每個內(nèi)存單元更少的電路實現(xiàn)。dram的內(nèi)存單元基于電容器上貯存的電荷。典型的DRAM單元使用一個電容器及一個或三個FET（場效應(yīng)晶體管）制成。典型的SRAM（靜態(tài)隨機訪問內(nèi)存）內(nèi)存單元采取六個FET器件，降

2、低了相同尺寸時每個IC的內(nèi)存單元數(shù)量。與DRAM相比，SRAM使用起來更簡便，接口更容易，數(shù)據(jù)訪問時間更快。DRAM核心結(jié)構(gòu)由多個內(nèi)存單元組成，這些內(nèi)存單元分成由行和列組成的兩維陣列（參見圖1）o訪問內(nèi)存單元需要兩步。先尋找某個行的地址，然后在選定行中尋找特定列的地址。換句話說，先在DRAMIC內(nèi)部讀取整個行，然后列地址選擇DRAMIC1/0（輸入/輸出）針腳要讀取或要寫入該行的哪一列。DRAM讀取具有破壞性，也就是說，在讀操作中會破壞內(nèi)存單元行中的數(shù)據(jù)。因此，必需在該行上的讀或?qū)懖僮鹘Y(jié)束時，把行數(shù)據(jù)寫回到同一行中。這一操作稱為預(yù)充電，是行上的最后一項操作。必須完成這一操作之后，才能訪問新的行

3、，這一操作稱為關(guān)閉打開的行。對計算機內(nèi)存訪問進行分析后表明，內(nèi)存訪問中最常用的類型是讀取順序的內(nèi)存地址。這是合理的,因為讀取計算機指令一般要比數(shù)據(jù)讀取或?qū)懭敫映Ｓ谩４送?，大多?shù)指令讀取在內(nèi)存中順序進行，直到發(fā)生到指令分支或跳到子例程。行（頁）列別新各行行足當?shù)刂肺涣惺堑偷刂饭芟冗x擇行.然后再選擇列G涯芹十萬4歷什2圖1.DRAMs內(nèi)存單元分成由行和列組成的兩維陣列DRAM的一個行稱為內(nèi)存頁面，一旦打開行，您可以訪問該行中多個順序的或不同的列地址。這提高了內(nèi)存訪問速度，降低了內(nèi)存時延，因為在訪問同一個內(nèi)存頁面中的內(nèi)存單元時，其不必把行地址重新發(fā)送給DRAM.結(jié)果，行地址是計算機的高階地址位，列

4、地址是低階地址位。由于行地址和列地址在不同的時間發(fā)送，因此行地址和列地址復(fù)用到相同的DRAM針腳上，以降低封裝針腳數(shù)量、成本和尺寸。一般來說，行地址尺寸要大于列地址，因為使用的功率與列數(shù)有關(guān)。早期的RAM擁有控制信號，如RAS#（行地址選擇低有效）和CAS#（列地址選擇低有效），選擇執(zhí)行的行和列尋址操作。其它DRAM控制信號包括用來選擇寫入或讀取操作的WE#（寫啟動低有效）、用來選擇DRAM的CS#（芯片選擇低有效）及0E#（輸出啟動低有效）。早期的DRAM擁有異步控制信號，并有各種定時規(guī)范，涵蓋了其順序和時間關(guān)系，來確定DRAM工作模式。早期的DRAM讀取周期有四個步驟。第一步，RAS#與地

5、址總線上的行地址變低。第二步，CAS#與地址總線上的列地址變低。第三步，0E#變低，讀取數(shù)據(jù)出現(xiàn)在DQ數(shù)據(jù)針腳上。在DQ針腳上提供數(shù)據(jù)時，從第一步第三步的時間稱為時延。最后一步是RAS#,CAS#和0E#變高（不活動），等待內(nèi)部預(yù)充電操作在破壞性讀取后完成行數(shù)據(jù)的恢復(fù)工作。從第一步開始到最后一步結(jié)束的時間是內(nèi)存周期時間。上述信號的信號定時與邊沿順序有關(guān)，是異步的。這些早期DRAM沒有同步時鐘操作。DRAM內(nèi)存單元必需刷新，避免丟失數(shù)據(jù)內(nèi)容。這要求丟失電荷前刷新電容器。刷新內(nèi)存由內(nèi)存控制器負責，刷新時間指標因不同dram內(nèi)存而不同。內(nèi)存控制器對行地址進行僅RAS#循環(huán)，進行刷新。在僅RAS#循環(huán)

6、結(jié)束時，進行預(yù)充電操作，恢復(fù)僅RAS#循環(huán)中尋址的行數(shù)據(jù)。一般來說，內(nèi)存控制器有一個行計數(shù)器，其順序生成僅RAS#刷新周期所需的所有行地址。刷新策略有兩個（參見圖2）o第一個策略內(nèi)存控制器在刷新周期突發(fā)中順序刷新所有行，然后把內(nèi)翻空制返回處理器，以進行正常操作。在到達最大刷新時間前，會發(fā)生下一個刷新操作突發(fā)。第二個刷新策略是內(nèi)存控制器使用正常處理器內(nèi)存操作隔行掃描刷新周期。這種刷新方法在最大刷新時間內(nèi)展開刷新周期。嚅口II111口IU口口口口突發(fā)刷新,川川11川/川皿1皿時間每個脈沖代表完成所有行扃新t第新周期：e圜針求福舷.圖2.DRAM刷新實現(xiàn)方案包括分布式刷新和突發(fā)刷新。早期的DRAM演

7、進及實現(xiàn)了DRAMIC上的刷新計數(shù)器，處理順序生成的行地址。在DRAMIC內(nèi)部，刷新計數(shù)器是復(fù)用器輸入，控制著內(nèi)存陣列行地址。另一個復(fù)用器輸入來自外部地址輸入針腳的行地址。這個內(nèi)部刷新計數(shù)器不需要內(nèi)存控制器中的外部刷新計數(shù)器電路。部分DRAM在RAS#周期前支持一個CAS#,以使用內(nèi)部生成的行地址發(fā)起刷新周期。SDRAM在接口到同步處理器時，dram的異步操作帶來了許多設(shè)計挑戰(zhàn)。SDRAM（同步DRAM）是為把DRAM操作同步到計算機系統(tǒng)其余部分,而不需要根據(jù)CE#（芯片啟動活動低八RAS#、CAS鋅口WE#邊沿轉(zhuǎn)換順序定義所有內(nèi)存操作模式而設(shè)計的。SDRAM增加了時鐘信號和內(nèi)存命令的概念。內(nèi)

8、存命令的類型取決于SDRAM時鐘上升沿上的CE#,RAS#,CAS#和WE#信號狀態(tài)。產(chǎn)品資料根據(jù)CE秸RAS#,CAS#和WE#信號狀態(tài)，以表格形式描述內(nèi)存命令。例如，Activate（激活）命令向SDRAM發(fā)送一個行地址，打開內(nèi)存的一個行（頁面）。然后是一個Deselect（反選）命令序列，在對列地址發(fā)送Read或Write命令前滿足定時要求。一旦使用Activate命令打開內(nèi)存的行（頁面），那么可以在內(nèi)存的該行頁面止運行多個Read和Write命令。要求Precharge（預(yù)充電）命令，關(guān)閉該行，然后才能打開另一行。DDRSDRAM數(shù)據(jù)速率內(nèi)存時鐘DDR-266268曲王針腳133MHz

9、DDR-333333Mb閭針腳166MHzDDR-400400Mb/s/針腳Cl建菽旗）表LDDRSDRAM數(shù)據(jù)速率和時鐘速度。通過提高時鐘速率、突發(fā)數(shù)據(jù)及每個時鐘周期傳送兩個數(shù)據(jù)位（參見表1）,DDR（雙倍數(shù)據(jù)速率）SDRAM提高了內(nèi)存數(shù)據(jù)速率性能。DDRSDRAM在一條讀取命令或一條寫入命令中突發(fā)多個內(nèi)存位置。讀取內(nèi)存操作必需發(fā)送一條Activate命令，后面跟著一條Read命令。內(nèi)存在時延后以每個時鐘周期兩個內(nèi)存位置的數(shù)據(jù)速率應(yīng)答由兩個、四個或八個內(nèi)存位置組成的突發(fā)。因此，從兩個連續(xù)的時鐘周期中讀取四個內(nèi)存位置，或把四個內(nèi)存位置寫入兩個連續(xù)的時鐘周期中。DDRSDRAM有多個內(nèi)存條，提供

10、多個隔行掃描的內(nèi)存訪問，從而提高內(nèi)存帶金。內(nèi)存條是一個內(nèi)存陣列，兩個內(nèi)存條是兩個內(nèi)存陣列，四個內(nèi)存條是四個內(nèi)存陣列，依此類報參見圖3）0四個內(nèi)存條要求兩個位用于內(nèi)存條地域BAO和BA1）。DDRSDRAMIC內(nèi)有策3內(nèi)存條1.二邈汴士m叫他!.圖3.DDRSDRAM中多個內(nèi)存條提高了訪問靈活性，改善了性能例如，有四個內(nèi)存條的DDRSDRAM的工作方式如下。首先，Activate命令在第一個內(nèi)存條中打開一行。第二個Activate命令在第二個內(nèi)存條中打開一行?，F(xiàn)在，可以把Read或Write命令的任意組合發(fā)送到打開行的第一個內(nèi)存條或第二個內(nèi)存條。在內(nèi)存條上的Read和Write操作結(jié)束時,Pre

11、charge命令關(guān)閉行，內(nèi)存條對Activate命令準備就緒，可以打開一個新行。注意，DDRSDRAM要求的功率與打開行的內(nèi)存條數(shù)量有關(guān)。打開的行越多，要求的功率越高，行尺寸越大，要求的功率越高。因此，對低功率應(yīng)用，一次在每個內(nèi)存條中只應(yīng)打開一行，而不是一次打開行的多個內(nèi)存條。在內(nèi)存條地址位連接到內(nèi)存系統(tǒng)中的低階地址位時，支持隔行掃描連續(xù)內(nèi)存條中的連續(xù)內(nèi)存字。在內(nèi)存條地址位連接到內(nèi)存系統(tǒng)中的高階地址時，連續(xù)內(nèi)存字位于同一個內(nèi)存條中。DDR2SDRAMDDR2SDRAM較DDRSDRAM有多處改進。DDR2SDRAM時鐘速率更高，從而提高了內(nèi)存數(shù)據(jù)速率（參見表2）。隨著時鐘速率提高，信號完整性對

12、可靠運行內(nèi)存變得越來越重要。隨著時鐘速率提高，電路板上的信號軌跡變成傳輸線，在信號線末端進行合理的布局和端接變得更加重要。地址、時鐘和命令信號的端接相對簡明，因為這些信號是單向的，并端接在電路板上。數(shù)據(jù)信號和數(shù)據(jù)選通是雙向的。內(nèi)存控制器中心在寫入操作中驅(qū)動這些信號，DDR2SDRAM在讀取操作中驅(qū)動這些信號。多個DDR2SDRAM連接到同一個數(shù)據(jù)信號和數(shù)據(jù)選通上，進一步提高了復(fù)雜度。多個DDR2SDRAM可以位于內(nèi)存系統(tǒng)相同的DIMM上，也可以位于內(nèi)存系統(tǒng)不同的DIMM上。結(jié)果，數(shù)據(jù)和數(shù)據(jù)選通驅(qū)動器和接收機不斷變化，具體取決于讀取/寫入操作及訪問的是哪個DDR2SDRAM。DDR2SDRAM數(shù)

13、據(jù)速率內(nèi)存時鐘DDR2-4OO400Mb/s/針腳200MHzDDR2-533533Mb/s/針腳266MHzDDR2-667667Mb閭針腳333MHzDDR2-8OO800Mb/s/針腳400MHzDDR2-10661066Mb/s/針心密既在陰眩表2.DDR2SDRAM數(shù)據(jù)速率和時鐘速度。通過提供ODT（芯片內(nèi)端接），并提供ODT信號，實現(xiàn)片內(nèi)端接，并能夠使用DDR2SDRAM擴展模式寄存器對片內(nèi)端接值編程（75歐姆、150歐姆等等），DDR2SDRAM改善了信號完整性。片內(nèi)端接大小和操作由內(nèi)存控制器中心控制，與DDR2SDRAMDIMM的位置及內(nèi)存操作類型（讀取或?qū)懭耄┯嘘P(guān)。通過為數(shù)據(jù)

14、有效窗口創(chuàng)建更大的眼圖，提高電壓余量、提高轉(zhuǎn)換速率、降低過沖、降低ISI（碼間干擾），ODT操作改善了信號完整性。DDR2SDRAM在1.8V上操作，降低了內(nèi)存系統(tǒng)的功率，這一功率是DDRSDRAM的2.5V功率的72%.在某些實現(xiàn)方案中行中的列數(shù)已經(jīng)下降,在激活行進行讀取或?qū)懭霑r降低了功率。降低工作電壓的另一個優(yōu)勢是降低了邏輯電壓擺幅。在轉(zhuǎn)換速率相同時，電壓擺幅下降會提高邏輯轉(zhuǎn)換速度，支持更快的時鐘速率。此外，數(shù)據(jù)選通可以編程為差分信號。使用差分數(shù)據(jù)選通信號降低了噪聲、串擾、動態(tài)功耗和EMI（電磁干擾）才是高了噪聲余量。差分或單端數(shù)據(jù)選通操作配置有DDR2SDRAM擴展模式寄存器。DDR2S

15、DRAM弓I入的一種新功能是附加時延，它使得內(nèi)存控制器中心能夠在Activate命令后，更快地靈活發(fā)送Read和Write命令。這優(yōu)化了內(nèi)存吞吐量，通過使用DDR2SDRAM擴展模式寄存器對附加時延編程來配置。DDR2SDRAM使用八個內(nèi)存條，改善了1Gb和2GbDDR2SDRAM的數(shù)據(jù)帶金。通過隔行掃描不同的內(nèi)存條操作，八個內(nèi)存條提高了訪問大型內(nèi)存DDR2SDRAM的靈活性。此外，對大型內(nèi)存，DDR2SDRAM支持最多八個內(nèi)存條的突發(fā)長度。DDR3SDRAMDDR3SDRAM是一種性能演進版本，增強了SDRAM技術(shù)，它從800Mb/s開始，這是大多數(shù)DDR2SDRAM支持的最高數(shù)據(jù)速率。DD

16、R3SDRAM支持六檔數(shù)據(jù)速率和時鐘速度（參見表3）0DDR3-1066SDRAM的能耗，氐于DDR2-800SDRAM,因為DDR3SDRAM的工作電壓是1.5V,是DDR2SDRAM的83%,DDR2SDRAM的工作電壓是L8伏。此外，DDR3SDRAM數(shù)據(jù)DQ驅(qū)動器的阻抗是34歐姆,DDR2SDRAM的阻抗較低，是18歐姆。DDR3SDRAM數(shù)據(jù)速率內(nèi)存時鐘DDR3-800800Mb/s/針腳400MHzDDR3-10661066MHs/針腳533MHzDDR3-13331333Mb以針胸667MHzDDR3-16001600Mb/s/針腳800MHzDDR3-18661866Mb/s/

17、針腳933MHzDDR3-21332133Mb/s/針有調(diào)岸嗔醺就格z表3.DDR3SDRAM數(shù)據(jù)速率和時鐘速度。DDR3SDRAM將從512Mb內(nèi)存開始，將來將發(fā)展到8Gb內(nèi)存。與DDR2SDRAM一樣，DDR3SDRAM數(shù)據(jù)輸出酉己置包括x4、x8和X16.DDR3SDRAM有8個內(nèi)存條，DDR2SDRAM則有4個或8個內(nèi)存條，具體視內(nèi)存大小而定。DDR2和DDR3SDRAM都有4個模式寄存器。DDR2定義了前兩個模式寄存器，另兩個模式寄存器則預(yù)留給將來使用。DDR3使用全部4個模式寄存器。一個重要差異是DDR2模式寄存器規(guī)定了讀出操作的CAS時延，寫入時延則是1減去模式寄存器讀出時延設(shè)置

18、。DDR3模式寄存器對CAS讀出時延和寫入時延的設(shè)置是唯一的。DDR3SDRAM使用8n預(yù)取架構(gòu)，在4個時鐘周期中傳送8個數(shù)據(jù)字。DDR2SDRAM使用4n預(yù)取架構(gòu)，在2個時鐘周期中傳送4個數(shù)據(jù)字。DDR3SDRAM模式寄存器可以編程為支持飛行突變，這會把傳送8個數(shù)據(jù)字縮短到傳送4個數(shù)據(jù)字，這在讀出或?qū)懭朊钇陂g把地址行12設(shè)為低來實現(xiàn)。飛行突變在概念上與DDR2和DDR3SDRAM中地址行10的讀出和寫入自動預(yù)充電功能類似。值得一提的另一個DDR3SDRAM屬性是差分的數(shù)據(jù)選通信號DQSDDR2SDRAM數(shù)據(jù)通信號則可以由模式寄存器編程為單端或差分。DDR3SDRAM還有一個新弓|腳，這個引

19、腳為活動低異步RESET#引腳，通過把SDRAM置于已知狀態(tài)，而不管當前狀態(tài)如何，改善系統(tǒng)穩(wěn)定性。DDR3SDRAM使用的FBGA封裝類型與DDR2SDRAM相同。DDR3DIMM為DIMM上的命令、時鐘和地址提供了端接。采用DDR2DIMM的內(nèi)存系統(tǒng)端接主板上的命令、時鐘和地址。DIMM上的DDR3DIMM端接支持飛行拓撲，SDRAM上的每個命令、時鐘和地址引腳都連接到一條軌跡上，然后這條軌跡終結(jié)在DIMM的軌跡端。這改善了信號完整性，其運行速度要快于DDR2DIMM樹型結(jié)構(gòu)。飛行拓撲為內(nèi)存控制器引入了新的DDR3SDRAM寫入電平功能，考慮了寫入過程中時鐘CK和數(shù)據(jù)選通信號DQS之間的定時

20、偏移。DDR3DIMM的主要不同于DDR2DIMM,防止把錯誤的DIMM插入主板中。DDR4SDRAMDDR4SDRAM(DoubleDataRateFourthSDRAM):DDR4提供比DDR3/DDR2更低的供電電壓1.2V以及更高的帶金，DDR4的傳輸速率目前可達21333200MT/soDDR4新增了4個BankGroup數(shù)據(jù)組的設(shè)計，各個BankGroup具備獨立啟動操作讀、寫等動作特性，BankGroup數(shù)據(jù)組可套用多任多的觀念來想象，亦可解釋為DDR4在同一頻率工作周期內(nèi)，至多可以處理4筆數(shù)據(jù)，效率明顯好過于DDR3。另外DDR4增加了DBI(DataBusInversion)

21、、CRC(CyclicRedundancyCheck)、CAparity等功能，讓DDR4內(nèi)存在更快速與更省電的同時亦能夠增強信號的完整性、改善數(shù)據(jù)傳輸及儲存的可靠性。DDR5SDRAM作為DDR4內(nèi)存的繼任者,DDR5內(nèi)存在性能上自然要高出DDR4一大截。從美光公布的文件來看，DDR5內(nèi)存將從8GB容量起步，最高可達單條32GB,I/O帶室能達到3.2-6.4Gbps，同時電壓1.1V，內(nèi)存帶金將為DDR4內(nèi)存的兩倍。此外，美光還在芯片論壇上表示DDR5內(nèi)存將從3200Mhz起步，主流內(nèi)存頻率可達6400Mhzo同時美光還表示他們將在2018年成功流片DDR5內(nèi)存樣品，并將在2019年實現(xiàn)正

22、式量產(chǎn)。據(jù)業(yè)內(nèi)人士估計，DDR5內(nèi)存的普及應(yīng)該會在2020年來臨，所以想要跳過DDR4內(nèi)存的朋友還要等待一段時間。GDDR和LPDDR其它DDR變種，如GDDR（圖形DDR）和LPDDR（低功率DDR）,在業(yè)內(nèi)的地位也在不斷提高。GDDR是一種圖形卡專用存儲技術(shù)，目前規(guī)定的變種有四個：GDDR2、GDDR3.GDDR4和GDDR5.GDDR的技術(shù)與傳統(tǒng)DDRSDRAM非常類似,但功率要求不同。其降低了功率要求，以簡化冷卻，提供更高性能的存儲器模塊。GDDR也是為更好地處理處理圖形要求設(shè)計的。簡短總結(jié)：SDRAM:為同步動態(tài)隨機存取內(nèi)存，SDRAM是為了與CPU的計時同步化所設(shè)計，這使得內(nèi)存控制

23、器能夠掌握準備所要求的數(shù)據(jù)所需的準確時鐘周期，因此CPU從此不需要延后下一次的數(shù)據(jù)存取。舉例而言產(chǎn)C66SDRAM以66MT/s的傳輸速率運作PC100SDRAM以100MT/s的傳輸速率運作PCI33SDRAM以133MT/s的傳輸速率運作，以此類推。DDRSDRAM(DoubleDataRateSDRAM):為雙通道同步動態(tài)隨機存取內(nèi)存，是新一代的SDRAM技術(shù)。別于SDR(SingleDataRate)單一周期內(nèi)只能讀寫1次,DDR的雙倍數(shù)據(jù)傳輸率指的就是單一周期內(nèi)可讀取或?qū)懭?次。在核心頻率不變的情況下，傳輸效率為SDRSDRAM的2倍。第T弋DDR內(nèi)存Prefetch為2bit，是S

24、DR的2倍，運作時I/O會預(yù)取2bit的資料。舉例而言，此時DDR內(nèi)存的傳輸速率約為266400MT/s不等，像是DDR266、DDR400都是這個時期的產(chǎn)品。DDR2SDRAM(DoubleDataRateTwoSDRAM):為雙通道兩次同步動態(tài)隨機存取內(nèi)存。DDR2內(nèi)存Prefetch又再度提升至4biDDR的兩倍),DDR2的I/O頻率是DDR的2倍，也就是266、333、400MH4舉例：核心頻率同樣有133200MHz的顆粒，1/0頻率提升的影響下，此時的DDR2傳輸速率約為533800MT/s不等，也就是常見的DDR2533、DDR2800等內(nèi)存規(guī)格。DDR3SDRAM(Doubl

25、eDataRateThreeSDRAM):為雙通道三次同步動態(tài)隨機存取內(nèi)存。DDR3內(nèi)存Prefetch提升至8bit,即每次會存取8bits為一組的數(shù)據(jù)。DDR3傳輸速率介于800-1600MT/s之間。此外,DDR3的規(guī)格要求將電壓控制在1.5V,較DDR2的1.8V更為省電。DDR3也新增ASR(AutomaticSelf-Refresh)、SRT(Self-RefreshTemperature)等兩種功能，讓內(nèi)存在休眠時也能夠隨著溫度變化去控制對內(nèi)存顆粒的充電頻率，以確保系統(tǒng)數(shù)據(jù)的完整性。DDR4SDRAM(DoubleDataRateFourthSDRAM):DDR4提供比DDR3/

26、DDR2更低的供電電壓1.2V以及更高的帶寬，DDR4的傳輸速率目前可達21333200MT/s。DDR4新增了4個BankGroup數(shù)據(jù)組的設(shè)計，各個BankGroup具備獨立啟動操作讀、寫等動作特性，BankGroup數(shù)據(jù)組可套用多任務(wù)的觀念來想象，亦可解釋為DDR4在同一頻率工作周期內(nèi)，至多可以處理4筆數(shù)據(jù)，效率明顯好過于DDR3。另外DDR4增加了DBI(DataBusInversion)、CRC(CyclicRedundancyCheck)、CAparity等功能，讓DDR4內(nèi)存在更快速與更省電的同時亦能夠增強信號的完整性、改善數(shù)據(jù)傳輸及儲存的可靠性。內(nèi)存標準類型核心頻率(MH2)時

27、鐘頻率(MHz)頊選取數(shù)據(jù)傳輸速率(MT，s)帶寬(GB/s)工作電壓(V)SDRAM100-166100-166In100-1660.8-1.33.3DDR133-200133-2002n266-4002.1-3.22.5/2.6DDR2133-200266-4004n533-800工2-6.：；-18一DDR3133-200533-S008n1066-1GC0DDR4133-2001066T6008n2133-320017-21.31.2DDR4關(guān)鍵技術(shù)和方法分析1.1DDR4與DDR3不同之處相對于DDR3,DDR4首先在外表上就有一些變化，比如DDR4將內(nèi)存下部設(shè)計為中間稍微突出，邊緣

28、變矮的形狀，在中央的高點和兩端的低點以平滑曲線過渡，這樣的設(shè)計可以保證金手指和內(nèi)存插槽有足夠的接觸面從而確保內(nèi)存穩(wěn)定,另外，DDR4內(nèi)存的金手指設(shè)計也有明顯變化，金手指中間的防呆缺口也比DDR3更加靠近中央。當然，DDR4最重要的使命還是提高頻率和帶寬，總體來說，DDR4具有更高的性能，更好的穩(wěn)定性和更低的功耗，那么從SI的角度出發(fā)，主要有下面幾點，下面章節(jié)對主要的幾個不同點進行說明。SpecItemsDDR3DDR4Voltage(VDD/VDDQ/VDP)1.51.2DataRate(Mbps)16003200VrefExternal(VDD/2)Internal(Training)Dat

29、a10SSTLPODDataBuslnversion(DBI)NoSupported表1DDR3和DD和差異表1DDR3和DDR4差異DDR4與DDR3內(nèi)存差異二：外型卡槽差異DDR4模組上的卡槽與DDR3模組卡槽的位置不同。兩者的卡槽都位于插入側(cè)，但DDR4卡槽的位置稍有差異，以便防止將模組安裝到不兼容的主板或平臺中。DDR3- fDDR4請注意DDR3與DDR4模組之間的細微差別增加厚度為了容納更多信號層，DDR4模組比DDR3稍厚。DDR4DDR3DDR4金手指變化較大大家注意上圖，字瞻DDR4內(nèi)存金手指變的彎曲了，并沒有沿著直線設(shè)計,這究竟是為什么呢？一直一來，平直的內(nèi)存金手指插入內(nèi)存

30、插槽后，受到的摩擦力較大，因此內(nèi)存存彳以拔出和難以插入的情況，為了解決這個問題，DDR4將內(nèi)存下部設(shè)計為中間稍突出、邊緣收矮的形狀。在中央的高點和兩端的低點以平滑曲線過渡。這樣的設(shè)計既可以保證DDR4內(nèi)存的金手指和內(nèi)存插槽觸點有足夠的接觸面，信號傳輸確保信號穩(wěn)定的同時，讓中間凸起的部分和內(nèi)存插槽產(chǎn)生足夠的摩擦力穩(wěn)定內(nèi)存。接口位置同時也發(fā)生了改變，金手指中間的“缺口”位置相比DDR3更為靠近中央。在金手指觸點數(shù)量方面，普通DDR4內(nèi)存有284個，而DDR3則是240個，每一個觸點的間距從1mm縮減到0.85mm。曲線邊DDR4模組提供曲線邊以方便插入和緩解內(nèi)存安裝期間對PCB的壓力。仔細看，是一

31、個曲面12P0D和SSTL的比較POD作為DDR4新的驅(qū)動標準，最大的區(qū)別在于接收端的終端電壓等于VDDQ,而DDR3所采用的SSTL接收端的終端電壓為VDDQ/2。這樣做可以降低寄生引腳電容和I/O終端功耗，并且即使在VDD電壓降低的情況下也能穩(wěn)定工作。其等效電路如圖1(DDR4),圖2(DDR3)。圖 1 POD (Pseudo Open Drain)o DQ. DOS. DMTo other cir- cuitry like RCV .RTT DO, DOS. DM圖2SSTL(StubSeriesTerminatedLogic)可以看出，當DRAM在低電平的狀態(tài)時，SSTL和POD都有

32、電流流動圖3DDR4圖4DDR3而當DRAM為高電平的狀態(tài)時，SSTL繼續(xù)有電流流動，而POD由于兩端電壓相等，所以沒有電流流動。這也是DDR4更省電的原因圖5DDR4圖6DDR313數(shù)據(jù)總線倒置（DBI）如上面描述，根據(jù)POD的特性，當數(shù)據(jù)為高電平時，沒有電流流動，所以降低DDR4功耗的一個方法就是讓高電平盡可能多，這就是DBI技術(shù)的核心。舉例來說，如果在一組8-bit的信號中，有至少5-bit是低電平的話，那么對所有的信號進行反轉(zhuǎn)，就有至少5-bit信號是高電平了。DBI信號變?yōu)榈捅硎舅行盘栆呀?jīng)翻轉(zhuǎn)過（DBI信號為高表示原數(shù)據(jù)沒有翻轉(zhuǎn)）。這種情況下，一組9根信號（8個DQ信號和1個DBI

33、信號）中，至少有五個狀態(tài)為高，從而有效降低功耗。DOODQ1DQ2DQ3004DQ5DQ6DQ7DBI_nNumberoflowbits5348Data BusMemory110 10 10 00 10 1110 010 0 10 0 0 011110 110110 10 10 00 0 1110 100 111111010 110 0 100 110No D9IMinimum zeros DBI圖7DBIExampleL40DT控制為了提升信號質(zhì)量從DDR2開始將DQDM.DQS/DQS#fi?)Termination電阻內(nèi)置到Controller和DRAM中，稱之為ODT(OnDieTer

34、mination)。Clock和ADD/CMD/CTRL信號仍需要使用外接的Termination電阻。ChipInTerminationModeODTTo other circuity like RCV,.RTTDOout VSSQVDDQ圖80nDieTermination在DRAM中,On-DieTermination的等效電阻值通過ModeRegister(MR)來設(shè)置QDT的精度通過參考電阻RZQ來控制,DDR4的ODT支持240120,80,60,48,40,34歐姆。和DDR3不同的是，DDR4的ODT有四種模式：Dataterminationdisable,RTT_NOM,RT

35、T_WR,和RTT_PARKeController可以通過讀寫命令以及ODTPin來控制RTT狀態(tài)，RTT_PARK是DDR4新加入的選項，它一般用在多Rank的DDR酉己置中，比如一個系統(tǒng)中有Rank。，Rankl以及Rank2,當控制器向Rank。寫數(shù)據(jù)時Rankl和Rank2在同一時間內(nèi)可以為高阻抗(Hi-Z)或比較弱的終端(240,120,80,etc),RTT_Park就提供了一種更加靈活的終端方式，讓Rankl和Rank2不用一直是高阻模式，從而可以讓DRAM工作在更高的頻率上。一般來說，在Controller中可以通過BIOS調(diào)整寄存器來調(diào)節(jié)ODT的值，但是部分Controlle

36、r廠商并不推薦這樣做以Intel為例加1給出的MRCCode中已經(jīng)給出了最優(yōu)化的ODT的值，理論上用戶可以通過仿真等方法來得到其他ODT值并在BIOS中修改，但是由此帶來的所有問題將有設(shè)計廠商來承擔。下面表格是Intel提供的優(yōu)化方案。ConfigurationWritetoSlotTargetDQODTResistanceRTT(Ohms)CPUSlot2(DIMM2)Slot1(DIMM1)Slot0(DIMMO)RanklRankORanklRankORanklRankO2R/2R/2R010MEG60606060240240110MEG60602402406060210MEG24024

37、060606060表2DQWriteODTTablefor3DPCConfigurationReadfromSlotTargetDQODTResistanceRTT(Ohms)CPUSlot2(DIMM2)Slot1(D1MM1)Slot0(DIMMO)RinklRankORnklRankORanklRank。2R/2R/2R0506060606024010MEG150606024010MEG606025024010MEG60606060表3DQReadODTTablefor3DPC1.5 參考電壓Vref眾所周知，DDR信號一般通過比較輸入信號和另外一個參考信號（Vref）來決定信號為高或者低，然而在DDR4中，一個Vref卻不見了，先來看看下面兩種設(shè)計，可以看出來，在DDR4的設(shè)計