EDA技術(shù)教學(xué)課件

1、河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 EDA技術(shù)技術(shù)河北大學(xué)電信學(xué)院-基礎(chǔ)教研部數(shù)字集成電路的發(fā)展 晶體管（1955 年 ） 小中規(guī)模集成電路（1960年代 SSI MSI LSI） 超大規(guī)模集成電路VLSIC(1970年代)河北大學(xué)電信學(xué)院-基礎(chǔ)教研部nPLD（1970年代 ） FPGA（Xilinx公司，1984年）專用集成電路 ASIC （1980年代 ） - Application Specific Circuit IntegratednFull-customnSemi-custom河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 EDA-電子設(shè)計自動化 Electronic Design Automation以

2、大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷樵O(shè)計載體 在 EDA工具軟件工具軟件 平臺上， 用 硬件描述語言（硬件描述語言（HDL）作為系統(tǒng)邏輯描述手段 來完成 電子線路設(shè)計文件 最終 實現(xiàn) 特定電子線路的硬件（芯片或者電路板）河北大學(xué)電信學(xué)院-基礎(chǔ)教研部EDA技術(shù)的歷史n 70年代n計算機(jī)輔助設(shè)計(CAD)階段，人們開始用計算機(jī)取代手工操作進(jìn)行IC版圖編輯、PCB布局布線nCAD在早期是英文 ComputerAidedDrafting 隨著計算機(jī)軟、硬件技術(shù)的發(fā)展，演變?yōu)镃omputerAidedDesign河北大學(xué)電信學(xué)院-基礎(chǔ)教研部80年代nCAE-計算機(jī)輔助工程 20世紀(jì)80年代初，出現(xiàn)

3、了低密度的可編程邏輯器件（PAL_Programmable Array Logic 和GAL_Generic Array Logic），相應(yīng)的EDA開發(fā)工具主要解決電路設(shè)計沒有完成之前的功能檢測等問題。 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部n可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語言(VHDL、Verilog HDL)及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)。n（即SOC_ System On a Chip：單片系統(tǒng)、或片上系統(tǒng)集成）。90年代EDA河北大學(xué)電信學(xué)院-基礎(chǔ)教研部傳統(tǒng)設(shè)計方法和傳統(tǒng)設(shè)計方法和 EDA方法的區(qū)別方法的區(qū)

4、別 傳統(tǒng)設(shè)計方法：傳統(tǒng)設(shè)計方法： Bottom - up固定功能元件電路板設(shè)計完整系統(tǒng)構(gòu)成調(diào)試、測試與性能分析系統(tǒng)功能需求河北大學(xué)電信學(xué)院-基礎(chǔ)教研部EDAEDA方法方法：Top - DownBC上上下下DB&EC&D&=1&=1&=1&=1河北大學(xué)電信學(xué)院-基礎(chǔ)教研部傳統(tǒng)方法與傳統(tǒng)方法與EDAEDA方法比較：方法比較： 傳統(tǒng)方法1.從下至上2.通用的邏輯元器件3.系統(tǒng)硬件設(shè)計的后期 進(jìn)行仿真和調(diào)試4.主要設(shè)計文件是電 原理圖5. EDA方法1.自上至下2.可編程邏輯器件3.系統(tǒng)設(shè)計的早期進(jìn)行仿 真和修改4.多種設(shè)計文件，發(fā)展趨 勢以 HDL描述

5、文件為主5.降低硬件電路設(shè)計難度河北大學(xué)電信學(xué)院-基礎(chǔ)教研部本課程是 如何使用 可編程邏輯器件 進(jìn)行 電子系統(tǒng)設(shè)計 目的：完成ASIC 的設(shè)計和實現(xiàn)n板級或者系統(tǒng)級的 應(yīng)用系統(tǒng)設(shè)計者 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 大規(guī)模可編程邏輯器件； 硬件描述語言； 軟件開發(fā)工具； 實驗開發(fā)系統(tǒng)。EDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容河北大學(xué)電信學(xué)院-基礎(chǔ)教研部第第1章章 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷1.1 PLD類型類型n1.2 PLD的邏輯表示方法及圖形符號的邏輯表示方法及圖形符號n1.3 PLD陣列結(jié)構(gòu)及編程陣列結(jié)構(gòu)及編程n1.4 CPLDn1.5 FPGAn1.6 Altera公司的公司的

6、PLD器件綜述器件綜述n1.7 PLD器件的配置與編程器件的配置與編程河北大學(xué)電信學(xué)院-基礎(chǔ)教研部1.1 PLD類型類型 Programmable Logic Devices（1）PROM（Programmable ROM） 70年代初年代初（2）PLA（ Programmable Logic Array ）70年代中年代中（3）PAL（ Programmable Array Logic） 70年代末年代末（4）GAL（Generic Array Logic）80年代初年代初（5）CPLD（ Complex PLD）80年代末年代末LDPLDHDPLD河北大學(xué)電信學(xué)院-基礎(chǔ)教研部1.2 PLD

7、的邏輯表示方法及圖形符號的邏輯表示方法及圖形符號1. PLD的的邏輯表示方法邏輯表示方法固定連接固定連接編程連接編程連接不連接不連接連接符號河北大學(xué)電信學(xué)院-基礎(chǔ)教研部門電路符號中美對照表&11&1=1河北大學(xué)電信學(xué)院-基礎(chǔ)教研部2. PLD的圖形符號的圖形符號緩沖門緩沖門AAA相當(dāng)于相當(dāng)于&1AAAABCY與門與門AY&BCABCY或門或門AY1BCABCY AY&B可編程連接可編程連接或不連接或不連接河北大學(xué)電信學(xué)院-基礎(chǔ)教研部與或門與或門A B C DY多輸入端或門畫法多輸入端或門畫法多輸入端與門畫法多輸入端與門畫法nY=?河北大學(xué)電信學(xué)院-基礎(chǔ)教

8、研部1.3 PLD陣列結(jié)構(gòu)及編程陣列結(jié)構(gòu)及編程結(jié)構(gòu)結(jié)構(gòu): AND邏輯陣列邏輯陣列+OR邏輯陣列邏輯陣列 類型類型 AND陣列陣列 OR陣列陣列 D觸發(fā)器觸發(fā)器PROM 連接固定連接固定 可編程可編程（一次性）（一次性）PLA 可編程可編程（一次性）（一次性） 可編程可編程（一次性）（一次性）PAL 可編程可編程（一次性一次性） 連接固定連接固定 8個個GAL 可編程可編程（可多次電擦除）（可多次電擦除） 連接固定連接固定 8個個河北大學(xué)電信學(xué)院-基礎(chǔ)教研部1. PROM的內(nèi)部結(jié)構(gòu)的內(nèi)部結(jié)構(gòu) 不可編程不可編程河北大學(xué)電信學(xué)院-基礎(chǔ)教研部8*3 位位 PROM邏輯陣列圖邏輯陣列圖O2 O1 O0I

9、2 I1 I0AND陣列固定OR陣列可編程輸出輸入河北大學(xué)電信學(xué)院-基礎(chǔ)教研部例例 用用PROM實現(xiàn)半加器實現(xiàn)半加器缺點？河北大學(xué)電信學(xué)院-基礎(chǔ)教研部2. PLA的內(nèi)部結(jié)構(gòu)及編程的內(nèi)部結(jié)構(gòu)及編程 O2 O1 O0I2 I1 I0輸出輸入AND陣列可編程OR陣列可編程河北大學(xué)電信學(xué)院-基礎(chǔ)教研部例例 用用PLA實現(xiàn)三八譯碼器實現(xiàn)三八譯碼器0120AAAYA2 A1 A0Y0 Y1 Y7A2A1A0A2A1A0A2A1A00 0 0 只只 =0Y00 0 1 只只 =0Y11 1 1 只只 =0Y7輸出輸出0121AAAY河北大學(xué)電信學(xué)院-基礎(chǔ)教研部PLA的問題n需要簡化的邏輯函數(shù)表達(dá)式。n多輸入

10、輸出時，簡化算法復(fù)雜。nPLA制造工藝復(fù)雜，工作速度低。n現(xiàn)在已經(jīng)不常用河北大學(xué)電信學(xué)院-基礎(chǔ)教研部3.PAL的結(jié)構(gòu)等價表達(dá)與陣列與陣列可編程可編程或陣列或陣列固定固定河北大學(xué)電信學(xué)院-基礎(chǔ)教研部PAL的內(nèi)部結(jié)構(gòu)的內(nèi)部結(jié)構(gòu)清華大學(xué)電機(jī)系唐慶玉清華大學(xué)電機(jī)系唐慶玉2003年年11月月15日編日編AND陣列可編程OR陣列固定輸出輸入O0I2 I1 I0O1輸出實現(xiàn)組合邏輯電路實現(xiàn)組合邏輯電路BCBCACBAX河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 PAL（寄存器輸出結(jié)構(gòu)型）（寄存器輸出結(jié)構(gòu)型） I2 I1 I0反饋信號CLKOE三態(tài)輸出DQQDQQ功能：可編程功能：可編程組成記憶、計組成記憶、計數(shù)、移位、寄

11、數(shù)、移位、寄存等時序邏輯存等時序邏輯電路電路河北大學(xué)電信學(xué)院-基礎(chǔ)教研部用用PAL組成二位減法計數(shù)器組成二位減法計數(shù)器SQSQQnAnAnA1SCLKOEFADQQDQQFBQBQAQAQAQBQBSSCLK QB QA 0 1 1 1 1 0 2 0 1 3 0 0 4 1 1SQSQQQQQnBnBnAnBnAnB)(1河北大學(xué)電信學(xué)院-基礎(chǔ)教研部PAL器件的特點n與陣列可編程，或陣列不可編程n時鐘輸入，觸發(fā)器電路，可用于時序電路設(shè)計n不同應(yīng)用需要不同PAL器件，器件種類較多n(PAL16L8 PAL16R8)n采用熔絲工藝，一次編程。n已經(jīng)被 GAL 器件所取代河北大學(xué)電信學(xué)院-基礎(chǔ)教研

12、部4. GAL器件 和PAL基本一樣，差別是：n輸出端增加了輸出邏輯宏單元（OLMC）n改變輸出方式，通過軟件對其編程即可實現(xiàn)，而PAL必須進(jìn)行硬件的改變。n使用過程中，一種GAL器件可以替代相同管腳數(shù)的所有PAL器件。n存儲單元采用E2CMOS技術(shù)，可重復(fù)擦寫。河北大學(xué)電信學(xué)院-基礎(chǔ)教研部GAL OLMC的結(jié)構(gòu)輸出極性輸出極性乘積項選擇乘積項選擇反饋選擇反饋選擇輸出控制輸出控制三態(tài)控制三態(tài)控制河北大學(xué)電信學(xué)院-基礎(chǔ)教研部GAL 16V8GAL16V8I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GNDVCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE20111

13、01 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部GAL器件的問題？1.規(guī)模太小，不能構(gòu)成復(fù)雜時序電路。2.I/O不夠靈活，限制了片內(nèi)資源的利用率。3.需要專用編程工具n解決： CPLD的出現(xiàn)河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 1.4 CPLD - complex programmable logic device 具有一般PLD特點同時，還具有全新的改進(jìn)結(jié)構(gòu)、先進(jìn)的處理技術(shù)、現(xiàn)代化的開發(fā)工具優(yōu)點：優(yōu)點： 高集成度； 高速度； 縮短開發(fā)周期； 在系統(tǒng)編程（ISP_In System Programming ） 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部n 產(chǎn)品nAltera的MAX7000， MAX3000系列（EEPROM工藝

14、）nXilinx的XC9500系列（Flash工藝）nLattice,Cypress的大部分產(chǎn)品 （EEPROM工藝） 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部基于乘積項的CPLD -Altera MAX7000nCPLD的組成：n宏單元（Macrocell)n可編程連線（PIA)nI/O控制塊n宏單元n宏單元是PLD的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部MAX7000結(jié)構(gòu)框圖結(jié)構(gòu)框圖河北大學(xué)電信學(xué)院-基礎(chǔ)教研部宏單元的具體結(jié)構(gòu) 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部共享擴(kuò)展乘積項 -Shareable Expanders同一個LAB河北大學(xué)電信學(xué)院-基礎(chǔ)教研部并聯(lián)擴(kuò)展項 -Parall

15、el Expanders不同宏單元信號的級聯(lián)級聯(lián)實現(xiàn)快速復(fù)雜邏輯實現(xiàn)快速復(fù)雜邏輯河北大學(xué)電信學(xué)院-基礎(chǔ)教研部可編程連線陣列 -PIALAB河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 I/O控制塊 -I/O Control Blocks河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 CPLD 結(jié)構(gòu)結(jié)構(gòu) -基于乘積項（基于乘積項（Product-Term)的的CPLD采用這種結(jié)構(gòu)的CPLD芯片：Altera:MAX系列：多陣列矩陣（MultipleArrayMatrix）MAX9000，MAX7000MAX5000MAX3000classic（EEPROM工藝）河北大學(xué)電信學(xué)院-基礎(chǔ)教研部型號命名規(guī)則n EPM7128STC10

16、0-15nEPM7*S 屬于系列n表示有個宏單元n封裝為“”n該芯片為商業(yè)級n共有個管腳n速度等級Tpd=15nsn (數(shù)值越小，速度等級越高）河北大學(xué)電信學(xué)院-基礎(chǔ)教研部EPM3032EPM7064EPM7128可用門數(shù)60012502500宏單元3264128LAB248最大用戶I/O3464100MAX7000系列個宏單元河北大學(xué)電信學(xué)院-基礎(chǔ)教研部EPM7064專用引腳(44腳PLCC)nINPUT/GCLK1 43nINPUT/GCLRn 1nINPUT/OE1 44nINPUT/OE2 2nTDI 7nTDO 38 nTCK 32nTMS 13nVCCINT 10、22、30、42

17、nVCCIO -河北大學(xué)電信學(xué)院-基礎(chǔ)教研部FPGA/CPLD多電壓兼容系統(tǒng)接受2.5V、3.3V或者5.0V輸入內(nèi)核電壓3.3V、2.5V或1.8V輸 出 電 位標(biāo)準(zhǔn)Vccio河北大學(xué)電信學(xué)院-基礎(chǔ)教研部EPM7128SL84-15引腳圖河北大學(xué)電信學(xué)院-基礎(chǔ)教研部河北大學(xué)電信學(xué)院-基礎(chǔ)教研部1.5 FPGA -Field programable gate array結(jié)構(gòu):基于查找表（Look-Up-Table)Altera：FLEX系列（FlexibleLogicElementMatrix）ACEXF系列cyclonecycloneIIstratixLUT本質(zhì)上就是一個RAM。目前FPGA

18、中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。首次采用嵌入式陣列河北大學(xué)電信學(xué)院-基礎(chǔ)教研部4輸入查找表的例子查找表的工作過程說明河北大學(xué)電信學(xué)院-基礎(chǔ)教研部實際的LUT結(jié)構(gòu)河北大學(xué)電信學(xué)院-基礎(chǔ)教研部基于查找表（基于查找表（LUT)的的FLEX10K系列結(jié)構(gòu)河北大學(xué)電信學(xué)院-基礎(chǔ)教研部LAB-Logic Array Block 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部邏輯單元 - LE河北大學(xué)電信學(xué)院-基礎(chǔ)教研部進(jìn)位鏈 提供LE之間非常快（0.2ns ）超前進(jìn)位功能。 用于：高速計數(shù)器、加法器、比較器等 n+1個LE實現(xiàn) n位全加器 LUT分成兩部分： 一部分產(chǎn)生兩

19、輸入信號及進(jìn)位信號的“和”； 一部分產(chǎn)生進(jìn)位輸出信號。DFF進(jìn)位輸入進(jìn)位輸入(來自上一個邏輯單元來自上一個邏輯單元)S1LE1LUT進(jìn)位鏈進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位鏈進(jìn)位鏈LUTDFF進(jìn)位輸出進(jìn)位輸出LE3進(jìn)位鏈進(jìn)位鏈LUT河北大學(xué)電信學(xué)院-基礎(chǔ)教研部級聯(lián)鏈“與與”級聯(lián)鏈級聯(lián)鏈“或或”級聯(lián)鏈級聯(lián)鏈LUTLUTIN3.0IN4.7LUTIN(4n-1).4(n-1)LUTLUTIN3.0IN4.7LUTIN(4n-1).4(n-1)LE1LE2LEnLE1LE2LEn性能優(yōu)越性能優(yōu)越, 適合扇入大的邏輯功能適合扇入大的邏輯功能河北大學(xué)電信學(xué)院-基礎(chǔ)教研部嵌入式陣列塊EAB -Em

20、bedded Array Block輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8 , 4 , 2 , 1數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度8,9,10,11寫使能輸入時鐘河北大學(xué)電信學(xué)院-基礎(chǔ)教研部快速通道互連 -FastTrack河北大學(xué)電信學(xué)院-基礎(chǔ)教研部I/O單元 -IOE河北大學(xué)電信學(xué)院-基礎(chǔ)教研部Altera FLEX 10K Altera FLEX 10K 系列器件系列器件性能特點性能特點 1）第一種嵌入式可編程邏輯器件系列（EAB_Embedded Array Block，2048位/每個EAB） 2）高密度 最大2500

21、00門/片，20個EAB 3）系統(tǒng)級特點： 多電壓I/O接口、低功耗（SRAM工藝） 、ISP河北大學(xué)電信學(xué)院-基礎(chǔ)教研部芯片型號的含義nn系列系列個管腳個管腳河北大學(xué)電信學(xué)院-基礎(chǔ)教研部邏輯單元數(shù) 可用門數(shù) 用戶 系列系列可用門可用門河北大學(xué)電信學(xué)院-基礎(chǔ)教研部河北大學(xué)電信學(xué)院-基礎(chǔ)教研部1.6 Altera公司的PLD器件綜述早期器件FPGA： FLEX系列：10K、10A、10KE：EPF10K30E APEX系列：20K、20KE ： EP20K200E ACEX系列：1K系列 ： EP1K30、EP1K100CPLD： MAX7000/S/A/B系列：EPM7128S MAX3000

22、/系列河北大學(xué)電信學(xué)院-基礎(chǔ)教研部Altera 產(chǎn)品系列主要性能河北大學(xué)電信學(xué)院-基礎(chǔ)教研部MAX II 1.1.新一代新一代CPLDCPLD器件器件 20042004年底推出。年底推出。0.18um falsh0.18um falsh工藝，工藝，2.2.采用采用FPGAFPGA結(jié)構(gòu)結(jié)構(gòu), ,配置芯片集成在內(nèi)部，和普通配置芯片集成在內(nèi)部，和普通PLDPLD一樣一樣上電即可工作。容量比上一代大大增加。上電即可工作。容量比上一代大大增加。3.3.MAXIIMAXII采用采用2.5v2.5v或者或者3.3v3.3v內(nèi)核電壓，內(nèi)核電壓，MAXII GMAXII G系列采用系列采用1.8v1.8v內(nèi)核電

23、壓內(nèi)核電壓 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部MAXII結(jié)構(gòu)圖河北大學(xué)電信學(xué)院-基礎(chǔ)教研部Cyclone -主流主流FPGA產(chǎn)品產(chǎn)品 Altera中等規(guī)模FPGA，2003年推出，0.13um工藝,1.5v內(nèi)核供電，是一種低成本FPGA系列 ，其配置芯片也改用全新的產(chǎn)品。 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部Cyclone結(jié)構(gòu)河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 CycloneII CycloneCyclone的下一代產(chǎn)品，的下一代產(chǎn)品，90nm90nm工藝，工藝，1.2v1.2v內(nèi)核供電，內(nèi)核供電，屬于低成本屬于低成本FPGAFPGA，總體性能優(yōu)于，總體性能優(yōu)于CycloneCyclone，提供了硬，提供了硬件乘

24、法器單元件乘法器單元河北大學(xué)電信學(xué)院-基礎(chǔ)教研部CycloneII河北大學(xué)電信學(xué)院-基礎(chǔ)教研部Stratix altera大規(guī)模高端FPGA,2002年中期推出，0.13um工藝，1.5v內(nèi)核供電。 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部StratixIIStratix的下一代產(chǎn)品，2004年中期推出，90nm工藝，1.2v內(nèi)核供電，大容量高性能FPGA 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部河北大學(xué)電信學(xué)院-基礎(chǔ)教研部配置芯片配置芯片n用于配置SRAM工藝FPGA的EEPROM河北大學(xué)電信學(xué)院-基礎(chǔ)教研部Cyclone專用配置器件專用配置器件1.專門用于配置Cyclone器件的EEPROM，2.可以用Byteb

25、lasterII在線改寫，3.電壓為3.3v河北大學(xué)電信學(xué)院-基礎(chǔ)教研部器件封裝 PLCC河北大學(xué)電信學(xué)院-基礎(chǔ)教研部封裝河北大學(xué)電信學(xué)院-基礎(chǔ)教研部封裝河北大學(xué)電信學(xué)院-基礎(chǔ)教研部封裝 封裝河北大學(xué)電信學(xué)院-基礎(chǔ)教研部CPLD和和FPGA的主要區(qū)別的主要區(qū)別1 結(jié)構(gòu)上的不同2 集成度的不同 CPLD：500 - 50000門； FPGA：1K 100 M 門 3 應(yīng)用范圍的不同 CPLD邏輯能力強(qiáng)而寄存器少（1K左右）， FPGA邏輯能力較弱但寄存器多（100多K）。 河北大學(xué)電信學(xué)院-基礎(chǔ)教研部 如何選用CPLD/FPGA1、邏輯密集型 -適于簡單邏輯功能2、中小規(guī)模（1000 50000

26、）3、布線延遲固定，時序特性穩(wěn)定4、編程數(shù)據(jù)不丟失，電路簡單5、保密性好1、數(shù)據(jù)密集型-適于復(fù)雜的時序邏輯2、大規(guī)模設(shè)計（5000 數(shù)百萬門）3、布線靈活，但時序特性不穩(wěn)定4、需用專用的 ROM 進(jìn)行數(shù)據(jù)配置5、保密性較差C P L DF P G A河北大學(xué)電信學(xué)院-基礎(chǔ)教研部1.7 PLD器件的配置與編程n何謂配置和編程？n將verilog代碼形成的文件寫入PLD器件的過程n配置（configure）和編程(program)的區(qū)別nProgram：對flash或者EEPROM工藝的配置芯片或者PLD器件進(jìn)行寫入的過程nConfigure：對SRAM工藝的FPGA寫入數(shù)據(jù)必須每次上電后均要進(jìn)行

27、一次，編程文件保存在配置芯片中，上電時從配置芯片下載到FPGA中河北大學(xué)電信學(xué)院-基礎(chǔ)教研部Altera的CPLD和FPGA的配置編程過程nCPLD器件可獨立使用，無需其他編程芯片，直接通過JTAG接口或其他接口進(jìn)行編程nFPGA器件不能獨立使用（調(diào)試時可以），需要和配置芯片一起使用，在生產(chǎn)時，代碼寫入配置芯片中，應(yīng)用時，加電后代碼自動從配置芯片寫入FPGA中河北大學(xué)電信學(xué)院-基礎(chǔ)教研部PLD器件的下載方式 -BitBlaster河北大學(xué)電信學(xué)院-基礎(chǔ)教研部接口引腳定義河北大學(xué)電信學(xué)院-基礎(chǔ)教研部25芯 RS232河北大學(xué)電信學(xué)院-基礎(chǔ)教研部接口轉(zhuǎn)換卡ByteBlaster 并行下載的連接河北大學(xué)電信學(xué)院-基礎(chǔ)教研部25芯 引腳定義河北大學(xué)電信學(xué)院-基礎(chǔ)教研部ByteBlaster -適用于FLEX10K、ACEX1K、FLEX8000、MAX9000、MAX7000ByteBlaster MV -多多電壓電壓工作器件工作器件ACEX1K、APEX20K、FLEX10KEByteBlaster II -供電電壓支持5V、3.3V、2.5V、1.8V河北大學(xué)電信學(xué)院-基礎(chǔ)教研部ByteBlaster 接口轉(zhuǎn)換卡電路接口轉(zhuǎn)換卡電路河北大學(xué)電信學(xué)院-基礎(chǔ)教研部ByteBlast