函數(shù)信號發(fā)生器63804

1、題目：多功能信號發(fā)生器的設(shè)計(jì)摘要：在傳感器設(shè)計(jì)、模擬試驗(yàn)等方面經(jīng)常需要產(chǎn)生一些測試信號，一臺(tái)能方便產(chǎn)生各種有規(guī)律和不規(guī)則信號的任意信號產(chǎn)生器將減少設(shè)備的研制復(fù)雜度。從軟件的角度著手，提出一種任意信號發(fā)生器軟件的設(shè)計(jì)方法，這種軟件可以在各種任意信號發(fā)生器硬件之間移植重復(fù)利用，所以具有良好的應(yīng)用前景。介紹本任意信號產(chǎn)生器的原理及軟件結(jié)構(gòu)設(shè)計(jì)和信號數(shù)據(jù)的產(chǎn)生方法，給出部分由本任意信號產(chǎn)生器產(chǎn)生的信號波形圖。關(guān)鍵詞：任意信號發(fā)生器；軟件設(shè)計(jì)；數(shù)字射頻存儲(chǔ)器bcb；信號波形圖Abstract:Itisneededtogeneratesometestsignalsinsensordesigningandi

2、nexperimentenvironmentsimulating.asetofarbitrarysignalgeneratorwhichcangeneratevariouskindsofregulationandirregularsignalswillreducetheresearchcomplicationsandmanufacturecomplications.thispaperbringsforwardadesigningmethodofsoftwareofthearbitrarysignalgeneratorthrowtheaspectofusingthesoftware.itcanb

3、ereusedamongvariouskindsofthearbitrarysignalgenerators,soithasagoodapplicationforeground.thispaperfirstintroducesthemainprinciples,immediatelyafterintroducesthedesigningmethodofthesoftwarestructureandthecreationmethodofthesignaldata,atlastshowsapartofthewaveformsofthesignaldatacreatedbythearbitrarys

4、ignalgenerator.keywords:arbitrarysignalgenerator;softwaredesign;drfmbcb;signalwaveformpicture1、引言在科學(xué)研究、工程教育及生產(chǎn)實(shí)踐中，常常需要用到信號發(fā)生器。而信號發(fā)生器的主要功能是為各種場合產(chǎn)生所需的信號波形。長期使用的信號發(fā)生器，大部分是由一些電子元器件組成的模擬電路構(gòu)成的，這類儀器作為信號源，頻率可達(dá)上百M(fèi)Hz但是其體積大，損耗也大。EDA術(shù)是現(xiàn)代電子信息工程領(lǐng)域的一門新技術(shù)它是在先進(jìn)的計(jì)算機(jī)工作平臺(tái)上開發(fā)出來的一整套電子系統(tǒng)設(shè)計(jì)的軟硬件工具，它提供了先進(jìn)的電子系統(tǒng)設(shè)計(jì)方法。隨著ED傲術(shù)的不斷發(fā)

5、展，當(dāng)大規(guī)?？删幊踢壿嬈骷﨔PGA和CPL曲現(xiàn)，并有了相應(yīng)ED般計(jì)工具之后，其含義就不僅局限在當(dāng)初的電路版圖的設(shè)計(jì)自動(dòng)化概念上，而當(dāng)今的EDA術(shù)更多的是指芯片內(nèi)的電子系統(tǒng)設(shè)計(jì)自動(dòng)化。硬件描述語言的發(fā)展至今已有幾十年的歷史，并已成功地應(yīng)用到系統(tǒng)的仿真、驗(yàn)證和設(shè)計(jì)綜合等方面。FPGA是英文FieldProgrammableGateArray的縮寫，即現(xiàn)場可編程門陣列，它是在PAkGALEPLC可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。VHDL（VeryHighSpeedInt

6、egratedCircuitHardwareDescriptionLanguage,超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE（TheInstituteofElectricalandElectronicsEngineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ToptoDowD和基于庫（LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級用VHDLM電路的行為進(jìn)行描

7、述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。波形發(fā)生器在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運(yùn)載出去，就需要能夠產(chǎn)生高頻的振蕩器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學(xué)等領(lǐng)域內(nèi)，如高頻感應(yīng)加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的振蕩器。現(xiàn)在波形發(fā)生器的實(shí)現(xiàn)方法通常有以下幾種：（1）用分立元件組成的波形發(fā)生器：通常是單一波形發(fā)生器且頻

8、率不高，其工作不很穩(wěn)定，不易調(diào)試。（2）可以由晶體管、運(yùn)放IC等通用器件制作，更多的則是用專門的波形發(fā)生器IC產(chǎn)生。早期的波形發(fā)生器IC,如L8038、BA205R2207/2209等，它們的功能較少，精度不高，頻率上限只有300kHz,無法產(chǎn)生更高頻率的信號，調(diào)節(jié)方式也不夠靈活，頻率和占空比不能獨(dú)立調(diào)節(jié)，二者互相影響。（3）利用單片集成芯片的波形發(fā)生器：能產(chǎn)生多種波形，達(dá)到較高的頻率，且易于調(diào)試。鑒于此，美國馬克西姆公司開發(fā)了新一代波形發(fā)生器，它克服了（2）中芯片的缺點(diǎn)，可以達(dá)到更高的技術(shù)指標(biāo)，是上述芯片望塵莫及的。此波形發(fā)生器頻率高、精度好，因此它被稱為高頻精密波形發(fā)生器IC。在鎖相環(huán)、壓

9、控振蕩器、頻率合成器、脈寬調(diào)制器等電路的設(shè)計(jì)上都是優(yōu)選的器件。2、本設(shè)計(jì)的基本思路：Reset是復(fù)位鍵，但reset等于0時(shí)，信號發(fā)生器不產(chǎn)生任何函數(shù)，只有當(dāng)reset等于1時(shí)，才會(huì)產(chǎn)生相應(yīng)的波形；當(dāng)adress=”000”產(chǎn)生方波；當(dāng)adress=”001”產(chǎn)生階梯波；當(dāng)adress=”010”產(chǎn)生鋸齒波；當(dāng)adress=”011”產(chǎn)生三角波；當(dāng)adress=”100”產(chǎn)生正弦波；3系統(tǒng)總體方案設(shè)計(jì)該方案采用FPG祚為中心控制邏輯，由于其具有高速和邏輯單元數(shù)多的特點(diǎn)，因此可以由FPGADAC日I/V運(yùn)放直接構(gòu)成信號源發(fā)生器的最小系統(tǒng)。在該方案中通過FPG磴制DAC并直接向DACt送數(shù)據(jù)，這樣

10、就提高了所需波形的頻率并繞過了通用存儲(chǔ)器讀取速度慢的特點(diǎn)，再加上外部的開關(guān)按鈕就能夠簡單控制波形切換與頻率選擇。當(dāng)然，為了增加人機(jī)界面的交互性與系統(tǒng)功能，可以在原有的基礎(chǔ)上添加一個(gè)標(biāo)準(zhǔn)鍵盤和LE以LCD這樣就能夠通過編程實(shí)現(xiàn)波形的任意性、幅度變化的靈活性系統(tǒng)方案圖4、函數(shù)發(fā)生器的硬件設(shè)計(jì)波形發(fā)生器制作過程中用到的硬件有：5叫電源、以ALTER*司生產(chǎn)的芯片，和以這個(gè)目標(biāo)芯片為核心的核心板，核心板上有穩(wěn)壓管及其供電系統(tǒng)、50MH2勺晶振、SDRAM8Mbyte、Flash:2Mbyte，此外所有IO配置管腳通過插針引出，下載設(shè)計(jì)到目標(biāo)芯片時(shí)用到的并口下載數(shù)據(jù)線；還用到選擇波形的按鈕。由于這些波形

11、產(chǎn)生都是在FPA曲片中產(chǎn)生，產(chǎn)生的都是數(shù)字信號，比如三角波，它從00000000,CL探一個(gè)上升延信號系統(tǒng)會(huì)自動(dòng)給它加1,變成了00000001，再把這個(gè)8位二進(jìn)制的信號輸出來，這樣周而復(fù)始地工作。而FPG忍是數(shù)字信號處理器，在模擬信號轉(zhuǎn)換它是顯得很無助的。所以在它的輸出端接上一個(gè)數(shù)模轉(zhuǎn)換器，把數(shù)字信號轉(zhuǎn)換成模擬信號輸出。所以它由兩部分組成：數(shù)據(jù)產(chǎn)生，數(shù)據(jù)的轉(zhuǎn)換。1、FPGA?片(數(shù)據(jù)產(chǎn)生)在本次設(shè)計(jì)方案中，F(xiàn)PG成片采用ALTER*司生產(chǎn)的EPF10K10LC84-41芯片。ALTERA公司作為全球最大的可編程邏輯器件供應(yīng)商，可提供MAX7000S(E>MAX7000A(AE)MAX7

12、000BFLEX6000AFLEX10KAFLEX10KE等系列產(chǎn)品。這些產(chǎn)品可用于組合邏輯、時(shí)序、算法、雙端口RAMFIF。的設(shè)計(jì)。在加上ALTERA公司的MAX+pulsII集成開發(fā)軟件，集設(shè)計(jì)輸入、處理、校驗(yàn)和器件編程于一體，集成度高，使用方便，大大縮短產(chǎn)品的開發(fā)周期。MAXEPF10K10LC84-4是一種復(fù)雜可編程邏輯器件，是84pinPLCC封裝，另外還有其它類型的管腳和封裝，選擇性強(qiáng)，該IC具有以下主要性能：(1) 、嵌入式可編程邏輯器件，提供了集成系統(tǒng)于單個(gè)可編程邏輯器件中的性能；(2) 、高密度：提供10000250000個(gè)可用門，614440960位內(nèi)部RAM(3) 、低功

13、耗：多數(shù)器件在靜態(tài)模式下電流小于0.5mA,在2.5V、3.3V或5.0v下工作；(4) 、高速度：時(shí)鐘鎖定和時(shí)鐘自舉選項(xiàng)分別用于減少時(shí)鐘延時(shí)/過沖和時(shí)鐘倍頻；器件內(nèi)建立樹形分布的低失真時(shí)鐘；具有快速建立時(shí)間和時(shí)鐘到輸出延時(shí)的外部寄存器；(5) 、靈活的互連方式：快速、互連延時(shí)可預(yù)測的快速通道(FastTrack)連續(xù)式布線結(jié)構(gòu)；實(shí)現(xiàn)快速加法、計(jì)數(shù)、比較等算術(shù)邏輯功能的專用進(jìn)位鏈；實(shí)現(xiàn)高速、多輸入(扇入)邏輯功能的專用級聯(lián)鏈；實(shí)現(xiàn)內(nèi)部三態(tài)的三態(tài)模擬；多達(dá)六個(gè)全局的時(shí)鐘信號和四個(gè)全局清除信號；(6) 、支持多電壓I/O接口；(7) 、強(qiáng)大的引腳功能：每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制及漏極開

14、路配置選項(xiàng)及可編程輸出壓擺率控制；FLEX10KA10LE、10KS器件都支持熱插拔；(8) 、多種配置方式：內(nèi)置JTAG邊界掃描測試電路，可通過外部EPROM智能控制或JTAG接口實(shí)現(xiàn)在電路重構(gòu)(ICR);(9)、多種封裝形式：引腳范圍為84600,封裝形式有TQFPPQFPBGA和PLCC等，同一封裝的FLEX10K系列器件的引腳相兼容。111017t542134BI12$1»7571J77175(DATAI'lH12T4iTDDhockaI)TlZhracmuihUTliiliJDflH峙TlflfO嚀匚IS擇w?FD-nBUli.«IIHT.COHB.匚我t

15、lrjliUUjiK>)IZ»ETWZIMf'lHMHW>l|利iroi啊匚HUJK>|匚H即imDOHTIg匚UClw?|kniroiiGlillEtlTlHiro)-khizr51if?!nnnnnnn門niirinrinringm心匚匚(NtfLHiHSELi)輪Z1II0I殳aiTH5SiTFSTi$5illSTATUS：融(IQ1U.2-u£-廿直U.2-ufi-U_.OH-l-Mi，*u-弓宣Wl-廿E1UIW3_u-4ndk4首二-tKse-u-£廿百HU.2-UG-u_g-£-506-Esw:%-EPF10K10

16、LC84-4!腳圖5、函數(shù)發(fā)生器的軟件設(shè)計(jì)(1)、正弦波的設(shè)計(jì)FPG麻出的數(shù)字信號需要經(jīng)D/A轉(zhuǎn)換器轉(zhuǎn)換成各種波形輸出。而由A轉(zhuǎn)換器可知，TLC7528勺分辨率是8位，這樣，將模擬信號的正弦波在一個(gè)周期內(nèi)平均分成255份，由于已經(jīng)確定每周期的取樣點(diǎn)數(shù)為100，即每隔2兀/100的間隔取值一次，所取的值為該點(diǎn)對應(yīng)的正弦值，通過計(jì)算可以獲得100個(gè)取樣點(diǎn)的值；也可以通過查表的方法取得100個(gè)取樣點(diǎn)的值。正弦波產(chǎn)生模塊sinbo:libraryieee;-正弦波useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityZhengx

17、ianboisport(clk,reset:instd_logic;-clock時(shí)鐘信號，clrn復(fù)位信號qt:outstd_logic_vector(7downto0);-8位數(shù)據(jù)輸出endZhengxianbo;architecturebehaveofZhengxianboissignalq:std_logic_vector(8downto0);beginprocess(clk,reset)variabletmp:integerrange63downto0;beginifreset='0'thenq<="000000000”;tmp:=0;elsifclk&

18、#39;eventandclk='1'theniftmp=63thentmp:=0;elsetmp:=tmp+1;endif;casetmpiswhen0=>q<="100000000”;when1=>q<="100011001”;when2=>q<="100110010”;when3=>q<="101001010"when4=>q<="101100010”;when5=>q<="101111000”;when6=>q<=&q

19、uot;110001110”;when7=>q<="110100010"when8=>q<="110110100”;when9=>q<="111000101"when10=>q<="111010100”;when11=>q<="111100001"when12=>q<="111101110"when13=>q<="111110100"when14=>q<="1111110

20、10"when15=>q<="111111110"when16=>q<="111111111"when17=>q<="111111110"when18=>q<="111111010"when19=>q<="111110100"when20=>q<="111101110"when21=>q<="111100001"when22=>q<="111

21、010100"when23=>q<="111000101"when24=>q<="110110100"when25=>q<="110100010"when26=>q<="110001110"when27=>q<="101111000"when28=>q<="101100010"when29=>q<="101001010"when30=>q<="

22、;100110010"when31=>q<="100011001"when32=>q<="100000000"when33=>q<="011100111"when34=>q<="011001110"when35=>q<="010110110"when36=>q<="010011110"when37=>q<="010000111"when38=>q<=&

23、quot;001110000"when39=>q<="001011100"when40=>q<="001001100”;when41=>q<="000111011"when42=>q<="000101100"when43=>q<="000011111"when44=>q<="000010010"when45=>q<="000001100"when46=>q<=&

24、quot;000000110"when47=>q<="000000010"when48=>q<="000000001"when49=>q<="000000010"when50=>q<="000000110"when51=>q<="000001100"when52=>q<="000010010"when53=>q<="000011111"when54=>q&l

25、t;="000101100"when55=>q<="000111011"when56=>q<="001001100"when57=>q<="001011110"when58=>q<="001110000"when59=>q<="010000100"when60=>q<="010011011"when61=>q<="010110010"when62=>

26、;q<="011001010"when63=>q<="011100101"whenothers=>NULL;endcase;endif;qt<=q(8downto1);endprocess;endbehave;(2) 、方波的設(shè)計(jì)由于方波的占空比是50%,且只有兩個(gè)狀態(tài)，所以方波的取樣比較簡單。它的值經(jīng)過128個(gè)時(shí)鐘脈沖秒跳變一次，形成輸出方波，也就是從00經(jīng)過128個(gè)時(shí)鐘脈沖后變?yōu)镕F,從而實(shí)現(xiàn)了0101的值變化。方波產(chǎn)生模塊fangbo:libraryieee;useieee.std_logic_1164.all;use

27、ieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityfangboisport(reset:instd_logic;clk:instd_logic;cnt:bufferstd_logic_vector(7downto0);endentity;architectureoneoffangboisbeginprocess(clk)variablecount:integerrange0to500;beginifreset='0'thencount:=0;elsifrising_edge(clk)thenifcount

28、=500thencnt<="00000000”;count:=0;elsifcount=255thencnt<="11111111"count:=count+1;elsecount:=count+1;endif;endif;endprocess;endone;(3) 、階梯波形的設(shè)計(jì)可采用0,50,100,150，每次間隔50進(jìn)行設(shè)計(jì)階梯波產(chǎn)生模塊jietibo:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.al

29、l;entityjietiboisport(reset:instd_logic;clk:instd_logic;cnt:bufferstd_logic_vector(7downto0);endentity;architectureoneofjietiboisbeginprocess(clk)variablecount:integerrange0to500;beginifreset='0'thencount:=0;elsifrising_edge(clk)thencount:=count+1;ifcount=500thencount:=0;elsifcount>=450th

30、encnt<="11011000"elsifcount>=400thencnt<="11000000"elsifcount>=350thencnt<="10101000"elsifcount>=300thencnt<="10010000"elsifcount>=250thencnt<="01110000"elsifcount>=200thencnt<="01100000"elsifcount>=150th

31、encnt<="01000100"elsifcount>=100thencnt<="00110000"elsifcount>=50thencnt<="00011000"elsecnt<="00000000"endif;endif;endprocess;endone;(4) 鋸齒波的設(shè)計(jì)采用0255循環(huán)加法計(jì)數(shù)器實(shí)現(xiàn)。通過賦值給輸出值。clk是時(shí)鐘信號，當(dāng)復(fù)位信號有效時(shí)，輸出為0',輸出最小值設(shè)為“0”，最大值設(shè)為“255”，從“0”開始，當(dāng)時(shí)鐘檢測到有上升沿的時(shí)候，輸出就

32、會(huì)呈現(xiàn)遞增的趨勢，加“T。鋸齒波產(chǎn)生模塊juchi:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityjuchiboisport(reset:instd_logic;clk:instd_logic;cnt:bufferstd_logic_vector(7downto0);endentity;architectureoneofjuchiboisbeginprocess(clk)beginifreset='0'thencnt&

33、lt;="00000000"elsifrising_edge(clk)thenifcnt="11111111"thencnt<="00000000"elsecnt<=cnt+1;endif;endif;endprocess;endone;(5) 、三角波的設(shè)計(jì)采用02550循環(huán)加/減法計(jì)數(shù)器實(shí)現(xiàn)三角波產(chǎn)生模sanjiaobo:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;en

34、titysanjiaoboisport(reset:instd_logic;clk:instd_logic;cnt:bufferstd_logic_vector(7downto0);endentity;architectureoneofsanjiaoboisbeginprocess(clk)variableup:integerrange0to1;beginifreset='0'thencnt<="00000000"elsifrising_edge(clk)thenifup=1thenifcnt="11111111"thenup:=0

35、;cnt<="11111110"elsecnt<=cnt+1;endif;elseifcnt="00000000”thenup:=1;cnt<="00000001"elsecnt<=cnt-1;endif;endif;endif;endprocess;endone;(6)、分頻器數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對輸入的時(shí)鐘信號有不同的分頻比。用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。本次設(shè)計(jì)采用八位的數(shù)控分頻器。LIBRARYIEEE;-分頻器USEIEE

36、E.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEISPORT(CLK:instd_logic;D:instd_logic_vector(7downto0);FOUT:outstd_logic);ENDENTITYPULSE;ARCHITECTUREbehaveOFPULSEISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'

37、THENIFCNT8="11111111"THENCNT8:=D;FULL<=T;ELSECNT8:=CNT8+1;FULL<='0'ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2:=NOTCNT2;IFCNT2='1'THENFOUT<='1'ELSEFOUT<='0'ENDIF;ENDIF;END

38、PROCESSP_DIV;ENDARCHITECTUREbehave;(7)、選擇器LIBRARYIEEE;-選擇器USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYXuanzeqiISPORT(address:instd_logic_vector(2downto0);d1,d2,d3,d4,d5,d6:instd_logic_vector(7downto0);q:outstd_logic_vector(7downto0);ENDENTITYXuanzeqi;ARCHITECTUREbehaveOFXuanzeqiI

39、SBEGINPROCESS(sel)BEGINCASEselISWHEN"001"=>q<=d1;-方波WHEN"010"=>q<=d2;-階梯？WHEN"011"=>q<=d3;-鋸齒波遞WHEN"100"=>q<=d4;-三角波WHEN"101"=>q<=d5;-正弦波WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREbehave;6、頂層設(shè)計(jì)S20PULgtJUCH1E3O

40、_DIJIIAN：SHMJIROBOTIT.£>JCLKIpxsi?0|DLKrOUT（EHLKQ£7.'>T.叫HES-ETF-HiNliHOL2.-03D>1CT.OJU'ErT-.43HE.#.,O<EE"7.J_i5.|OCT.-QIHES-ETZHEHGKIFINBO函數(shù)發(fā)生器頂層設(shè)計(jì)7、MAX+PLUSI仿真結(jié)果(1)、當(dāng)選擇開關(guān)瀝001時(shí)輸出方波RM|CLQnm11FTigBQWim|彌心8097g村條:rK.flmsFD.Om-s75.0ms0O.Om-B05.0m90Diiiiiii=卯.口DQtpxt|7.0|D254254uii"clr1CLKc%*»ou1|7.O|DX方波仿真圖(2)、當(dāng)選擇