第一講_專用集成電路概念及設(shè)計(jì)流程

1、1第一講專用集成電路概念及設(shè)計(jì)流程2專用集成電路概念 通用集成電路: CPU, DSP, DRAM, TTL系列(數(shù)字電路) 運(yùn)放OA, 基準(zhǔn)源, ADC/DAC, DC/DC(模擬電路) 市場上能買到的電路 專用集成電路 玩具電路, 燈具電路, 工業(yè)控制電路, 等等, 市場上買不到的電路 (數(shù)字的、模擬的、混合的)3ASIC的優(yōu)點(diǎn)與發(fā)展趨勢(shì) 專用集成電路技術(shù)的應(yīng)用, 使得電子產(chǎn)品的體積縮小、重量減輕、性能提高、成本降低、保密性增強(qiáng)等等。推動(dòng)了ASIC技術(shù)向更廣泛領(lǐng)域的發(fā)展, 形成了良性循環(huán)。 ASIC的進(jìn)一步發(fā)展，以及IP的復(fù)用技術(shù)，形成了后來SoC的問世以及SiP概念的提出。 4半導(dǎo)體制造

2、工藝 IC制造工藝 模擬IC電路（Bipolar工藝、CMOS工藝） 數(shù)字IC電路（ CMOS工藝） 數(shù)?；旌闲盘?hào)IC電路（ CMOS、Bi-CMOS工藝） 電源相關(guān)功率IC電路（ BCD工藝） ASIC制造常用工藝 標(biāo)準(zhǔn)CMOS工藝5設(shè)計(jì)流程 IC的設(shè)計(jì)流程 特殊工藝器件的設(shè)計(jì)流程 模擬電路設(shè)計(jì)流程 數(shù)字電路設(shè)計(jì)流程 數(shù)/?；旌想娐吩O(shè)計(jì)流程 ASIC設(shè)計(jì)流程 (標(biāo)準(zhǔn)CMOS工藝) 模擬電路設(shè)計(jì)流程 數(shù)字電路設(shè)計(jì)流程（Logic 工藝） 數(shù)/?；旌想娐吩O(shè)計(jì)流程 (Mixed-signal 工藝)6特殊工藝器件的設(shè)計(jì)流程7常用的TCAD軟件 所屬公司工藝仿真器件仿真特點(diǎn) Avanti被Synop

3、sys公司收購Tsuprem4Medici國內(nèi)業(yè)界廣泛使用ISE(瑞士)被ynopsys 公司收購DIOSMDRAW器件生成DESSIS器件仿真國外業(yè)界廣泛使用SILVACOAthenaAtlas圖形界面操作簡單易學(xué)8 模擬模擬IC設(shè)計(jì)流程設(shè)計(jì)流程9模擬集成電路模擬集成電路設(shè)計(jì)常用工具設(shè)計(jì)常用工具 公司 CadenceSynopsysMentor Graphics電路圖仿真 SpectreHSPICE版圖繪制Virtuoso版圖驗(yàn)證及參數(shù)提取DivaDraculaCalibre10前端設(shè)計(jì)前端設(shè)計(jì) 數(shù)字?jǐn)?shù)字IC設(shè)計(jì)流程設(shè)計(jì)流程11后端設(shè)計(jì)后端設(shè)計(jì)12數(shù)字集成電路數(shù)字集成電路設(shè)計(jì)常用工具設(shè)計(jì)常用

4、工具 公司 CadenceSynopsysMentor Graphics邏輯仿真NC-SimModelsim邏輯綜合Design- compiler布局布線SEEncounter時(shí)序驗(yàn)證Pearl可測性設(shè)計(jì)DFT-CompilerTetraMAX13與目前IC技術(shù)相應(yīng)的主要數(shù)據(jù) 元件數(shù)元件數(shù)/芯片芯片 1000萬晶體管/die 芯片面積芯片面積(mm2) 1-100mm2 硅片直徑硅片直徑(mm) 20mm ( 8英寸)/wafer 特征線寬特征線寬(m) 0.18m, 90nm /CD 結(jié)深結(jié)深(m) 0.2 m / xj 柵氧化層厚度柵氧化層厚度(nm) 5nm (50A) / d 工作電

5、壓工作電壓(V) 3.3V,1.8V 速度功耗乘積速度功耗乘積(J) -14關(guān)于速度功耗積 是衡量超大規(guī)模IC產(chǎn)品設(shè)計(jì)水平的重要標(biāo)志 在ASIC設(shè)計(jì)的每一步, 都有對(duì)產(chǎn)品速度、功耗進(jìn)行決擇、控制的能力(速度、功耗是一對(duì)矛盾) 在系統(tǒng)設(shè)計(jì)一級(jí)，算法的確定非常重要, 并行算法速度快但功耗大；串行算法則反之。 在邏輯設(shè)計(jì)一級(jí),是否采用諸如超前進(jìn)位鏈之類的附加電路，對(duì)芯片速度的影響也非常明顯 15器件結(jié)構(gòu)/電路形式對(duì)速度、功耗的影響 器件結(jié)構(gòu)對(duì)速度、功耗的影響 雙極型器件速度快, 但功耗大; MOS型器件功耗低, 但速度相對(duì)也低。 電路形式對(duì)速度、功耗的影響 同是雙極型器件，ECL電路快于TTL電路（

6、后者器件進(jìn)入深飽和區(qū)而前者只達(dá)臨界飽和點(diǎn)） 同是MOS型器件，CMOS電路功耗低于單純NMOS或PMOS電路（后者有靜態(tài)功耗而前者無靜態(tài)功耗）16ASIC成本 每個(gè)芯片(chip)的成本可用下式估算: 總成本 = 設(shè)計(jì)成本 + 光罩成本 + 制造成本 (暫不考慮封裝測試成本) 其中Ct為芯片開發(fā)總成本 Cd 為設(shè)計(jì)成本， Cm 為光罩成本 Cp 為每片wafer上電路的加工成本 V 為總產(chǎn)量 y 為成品率 n 為每一大園片上的芯片數(shù)(chip數(shù)/wafer)17降低成本的方法增大V, V=ynw 當(dāng)批量V做得很大時(shí), 上式前二項(xiàng)可以忽略, 成本主要由生產(chǎn)加工費(fèi)用決定。 增大y:縮小芯片面積,因

7、為當(dāng)硅片的材料質(zhì)量一定時(shí), 其上的晶格缺陷數(shù)也基本上是確定的。一個(gè)芯片上如果有一個(gè)缺陷, 那芯片功能就難以保證。芯片做得越小, 缺陷落在其上的可能性也就越小, 成品率就容易提高。 18降低成本的方法(cont.) 增大n: 增大wafer尺寸( 2英寸 4英寸 5英寸 8英寸 12英寸) 這種方法需要工藝設(shè)備更新?lián)Q代的支持, 工藝設(shè)備的更新?lián)Q代反過來使每一大園片的加工成本Cp也有所提高 減小芯片面積, 使得在相同直徑的大圓片上可以做更多的芯片電路 這種方法會(huì)不斷要求工藝特征尺寸變小(0.6um 0.35um 0.18um 0.09um), 加工成本Cp也會(huì)有所提高19在確定工藝下減小芯片面積的

8、方法 優(yōu)化的邏輯設(shè)計(jì) - 用最少的邏輯部件完成最多的系統(tǒng)功能。本課程中介紹的乘法器、平方器的優(yōu)化設(shè)計(jì)就是一些典型實(shí)例。 優(yōu)化的電路設(shè)計(jì) - 用最少的器件實(shí)現(xiàn)特定的邏輯功能。本課程中介紹的用CMOS傳輸門的方法實(shí)現(xiàn)D觸發(fā)器, 較之傳統(tǒng)的用“與非門”的方法就可大大減少器件數(shù)目。 優(yōu)化的器件設(shè)計(jì) - 盡量減小器件版圖尺寸。器件結(jié)構(gòu)要合理, 驅(qū)動(dòng)能力不要有冗余。 優(yōu)化的版圖設(shè)計(jì) - 盡量充分利用版芯面積, 合理布局, 減小連線長度,減少無用區(qū)等。20封裝測試成本 封裝測試成本： DIP14 0.16元/顆 SOP14 0.20元/顆 SOT6 0.17元/顆封裝試樣費(fèi)1000元/項(xiàng)目測試程序開發(fā)費(fèi)2000元/項(xiàng)目21ASIC其他費(fèi)用 光罩（掩膜板）費(fèi)用 3um工藝0.4萬元/塊，一套板9-10塊 0.6umCMOS工藝1萬元/塊，一套板14-15塊 最小流片量 3um 5寸線， 4 wafer/批， 0.1萬元