基于SAR系統(tǒng)的高速數(shù)據(jù)采集和存儲(chǔ)系統(tǒng)

1、 福建科達(dá)衡器有限公司 基于SAR系統(tǒng)的高速數(shù)據(jù)采集和存儲(chǔ)系統(tǒng)合成孔徑雷達(dá)(SAR)是主動(dòng)式微波成像雷達(dá)，近年來隨著合成孔徑雷達(dá)的高速發(fā)展，對(duì)作為重要部分的數(shù)據(jù)采集和存儲(chǔ)系統(tǒng)的要求越來越高，比如對(duì)數(shù)據(jù)采集系統(tǒng)的采樣率、分辨率、存儲(chǔ)深度、數(shù)字信號(hào)處理速度、抗干擾能力等方面提出更高要求。SAR系統(tǒng)的數(shù)據(jù)采集和存儲(chǔ)處理需要滿足正交兩路(I/Q)雷達(dá)回波信號(hào)數(shù)據(jù)同時(shí)采集，并實(shí)現(xiàn)高速傳輸和大容量長(zhǎng)時(shí)間實(shí)時(shí)存儲(chǔ)。根據(jù)這一要求，結(jié)合采集存儲(chǔ)的發(fā)展趨勢(shì)，設(shè)計(jì)并實(shí)現(xiàn)了一種應(yīng)用于SAR，基于SATA硬盤的高速數(shù)據(jù)采集和存儲(chǔ)系統(tǒng)。采用FPGA實(shí)現(xiàn)系統(tǒng)工作時(shí)序控制，DSP功能模塊完成信號(hào)的處理和對(duì)硬盤的操作。該系統(tǒng)能

2、夠?qū)崿F(xiàn)脫機(jī)，長(zhǎng)時(shí)間，高速大容量的數(shù)據(jù)存儲(chǔ)。1 系統(tǒng)構(gòu)成及設(shè)計(jì)原理本系統(tǒng)由模數(shù)轉(zhuǎn)換模塊、采集存儲(chǔ)控制模塊、DSP功能模塊和數(shù)據(jù)存儲(chǔ)器(硬盤)組成。其中模數(shù)轉(zhuǎn)換模塊和采集存儲(chǔ)控制模塊位于電路板1，數(shù)據(jù)存儲(chǔ)接口模塊位于電路板2，板間按照SHB接口協(xié)議通信。系統(tǒng)實(shí)現(xiàn)思路為：首先采集正交輸出的I/O兩路模擬正交信號(hào)，經(jīng)過并在雷達(dá)回波有效時(shí)間內(nèi)將數(shù)據(jù)送入DSP功能模塊轉(zhuǎn)化數(shù)據(jù)格式。在兩次回波有效窗的間隔時(shí)間內(nèi)，將數(shù)據(jù)存入SATA硬盤中，系統(tǒng)結(jié)構(gòu)如圖l所示。1.1 數(shù)據(jù)采集模塊模數(shù)轉(zhuǎn)換模塊主要功能是：在120 MHz的采樣時(shí)鐘下，將I/O兩路模擬正交信號(hào)轉(zhuǎn)換成12位數(shù)字信號(hào)，送給后端的采集存儲(chǔ)控制模塊。該模

3、塊由信號(hào)調(diào)理器和A/D轉(zhuǎn)換器2部分構(gòu)成。信號(hào)調(diào)理器主要完成對(duì)輸入信號(hào)的幅度和共模電壓的調(diào)整，A/D轉(zhuǎn)換器將調(diào)整后的模擬信號(hào)均勻采樣得到其量化的數(shù)字信號(hào)。根據(jù)系統(tǒng)要求，運(yùn)算放大器選用AD8351，該器件是用于RF和IF頻段的低功耗差分運(yùn)放，其輸出放大增益和差分共模電壓均可通過調(diào)整片外相應(yīng)電阻阻值實(shí)現(xiàn)。A/D轉(zhuǎn)換器選用AD9430，該器件分辨率為12位，最高轉(zhuǎn)換速度為170百萬次/秒，輸入信號(hào)模擬帶寬為710 MHz，輸出模式可靈活配置。1.2 采集存儲(chǔ)控制模塊采集存儲(chǔ)控制模塊是整個(gè)系統(tǒng)運(yùn)行控制的核心部分之一，其內(nèi)部框圖如圖1的FPGA部分。該采集控制模塊的主要功能是：前端采集的數(shù)字信號(hào)在輸出控制

4、模塊的控制下(編碼等處理)，經(jīng)SHB送到DSP功能模塊，DSP通過基于紐曼-皮爾遜準(zhǔn)則的滑窗檢測(cè)算法計(jì)算出有效信號(hào)的具體位置，并得到這些參數(shù)(CalEnd、Start、Hold、Error、Pause、Delay、CalPRF、PRF-INCRS和Full)，然后經(jīng)過編碼將這些參數(shù)傳送給采集控制模塊，采集控制模塊通過譯碼模塊，恢復(fù)這些參數(shù)并通過這些參數(shù)控制時(shí)序，就可以采集信號(hào)的有效部分。最后通過SHB把這些有效信號(hào)傳給DSP功能模塊，存儲(chǔ)在SATA硬盤中。該采集存儲(chǔ)控制模塊的時(shí)鐘為120 MHz。根據(jù)設(shè)計(jì)要求，采集存儲(chǔ)控制模塊的最高工作頻率為240 MHz，由于該模塊的主要功能是對(duì)系統(tǒng)中各子模

5、塊的接口連接和控制，所以其外部接口較多，還涉及到多電平模式間的轉(zhuǎn)換和兼容。通過最后的仿真綜合分析，本方案設(shè)計(jì)選用Virtex 4系列的FPGA器件XC4VFXl2。如圖1中的FPGA框圖，采集存儲(chǔ)控制模塊包括4個(gè)主要的功能模塊，其中總體時(shí)序控制模塊是核心模塊。按照系統(tǒng)工作要求，本系統(tǒng)設(shè)計(jì)并實(shí)現(xiàn)了如下工作：系統(tǒng)開機(jī)后，外部硬件電路將對(duì)系統(tǒng)進(jìn)行自動(dòng)復(fù)位。復(fù)位信號(hào)有效后，總體時(shí)序控制部分將進(jìn)人狀態(tài)“0001”，對(duì)總體時(shí)序控制所有參數(shù)進(jìn)行初始化配置。參數(shù)配置結(jié)束后，將自動(dòng)從狀態(tài)“0001”跳轉(zhuǎn)至狀態(tài)“0010”。狀態(tài)“0010”是總體時(shí)序控制部分的狀態(tài)跳轉(zhuǎn)中樞，該狀態(tài)根據(jù)譯碼產(chǎn)生的控制信號(hào)跳轉(zhuǎn)至相應(yīng)的下一個(gè)工作狀態(tài)。根據(jù)系統(tǒng)工作方案，需要FPGA在接收到START(開始傳送數(shù)據(jù))信號(hào)后，向后端傳送單個(gè)完整的PRI內(nèi)的采樣信號(hào)。此時(shí)CalEnd信號(hào)為系統(tǒng)初始化時(shí)，所賦予的初始值0。當(dāng)FPGA接收到START信號(hào)后，將檢測(cè)CalEnd是否為其初始值0，當(dāng)條件“CalEnd=0and START=1”成立時(shí)，總體時(shí)序控制部分將從狀態(tài)“0010