數(shù)字電路第4章

1、第第4章章 4.1 組合邏輯電路分析組合邏輯電路分析4.1.1 組合邏輯電路的定義組合邏輯電路的定義),(21niiXXXfF( i=1，2，m)組合邏輯組合邏輯電路電路X1X2XnF1F2Fm輸輸入入信信號號輸輸出出信信號號圖圖4-1 組合邏輯電路框圖組合邏輯電路框圖由邏輯門電路組成由邏輯門電路組成輸出與輸入之間不存在反饋回路輸出與輸入之間不存在反饋回路4.1.2 組合邏輯電路的分析步驟組合邏輯電路的分析步驟（1）根據(jù)給定的邏輯電路，寫出輸出邏輯函數(shù)表達式；）根據(jù)給定的邏輯電路，寫出輸出邏輯函數(shù)表達式；（2）列出輸入輸出關(guān)系真值表；）列出輸入輸出關(guān)系真值表；（3）根據(jù)真值表說明電路的邏輯功能

2、；）根據(jù)真值表說明電路的邏輯功能； （4）對原電路進行改進設(shè)計，）對原電路進行改進設(shè)計， 尋找最佳方案尋找最佳方案(這一步不一這一步不一定都要進行定都要進行)。4.1.3 組合邏輯電路分析組合邏輯電路分析1.單輸出組合邏輯電路的分析單輸出組合邏輯電路的分析【例例4-1】已知邏輯電路如圖已知邏輯電路如圖4-2所示，分析該電路邏輯功能。所示，分析該電路邏輯功能。ABY1Y2Y3Y4Y圖圖4-2 單輸出組合邏輯電路圖單輸出組合邏輯電路圖解：解：（1）寫出各輸出的邏輯函數(shù)表達式：）寫出各輸出的邏輯函數(shù)表達式： 1YA312YY YA B2YB4YA B34YYY34YYYA BA B邏輯電路的輸出函數(shù)

3、表達式：邏輯電路的輸出函數(shù)表達式：（2）列出真值表）列出真值表表表4-1 例例4-1 真值表真值表ABY001101011001（3）該電路實現(xiàn)的是同或邏輯功能。）該電路實現(xiàn)的是同或邏輯功能。2多輸出組合邏輯電路的分析多輸出組合邏輯電路的分析【例例4-2】已知邏輯電路如圖已知邏輯電路如圖4-3所示，分析該電路的邏輯功能。所示，分析該電路的邏輯功能。圖圖4-3 多輸出組合邏輯電路圖（來自多輸出組合邏輯電路圖（來自QuartusII）解：解：（1）寫出所有輸出邏輯函數(shù)表達式，并對其進行化簡。）寫出所有輸出邏輯函數(shù)表達式，并對其進行化簡。1LA B3LA B2() ()LA BA BA B A BA

4、 BA BA BA B =A B 2多輸出組合邏輯電路的分析多輸出組合邏輯電路的分析【例例4-2】已知邏輯電路如圖已知邏輯電路如圖4-3所示，分析該電路的邏輯功能。所示，分析該電路的邏輯功能。解：解： （2）根據(jù)化簡后的邏輯函數(shù)表達式列出真值表）根據(jù)化簡后的邏輯函數(shù)表達式列出真值表ABL1L2L300110101001010010100表表4-2 例例4-2真值表真值表（3）邏輯功能說明。）邏輯功能說明。 該電路是一位二進制數(shù)比較器，該電路是一位二進制數(shù)比較器，當(dāng)當(dāng)AB時，時，L21；當(dāng)；當(dāng)AB時，時，L11；當(dāng)；當(dāng)AB時，時，L31。注意：注意：在確定該電路的邏輯功能時，輸出函數(shù)在確定該電路

5、的邏輯功能時，輸出函數(shù)L1、L2、L3應(yīng)綜合考慮。應(yīng)綜合考慮。4.2 組合邏輯電路設(shè)計方法組合邏輯電路設(shè)計方法4.2.1 組合邏輯電路的一般設(shè)計步驟組合邏輯電路的一般設(shè)計步驟（1）對實際邏輯問題進行邏輯抽象，確定輸入、對實際邏輯問題進行邏輯抽象，確定輸入、 輸出變輸出變量；分別對輸入、輸出變量邏輯賦值的具體含義進行定義，量；分別對輸入、輸出變量邏輯賦值的具體含義進行定義，然后根據(jù)輸出與輸入之間的邏輯關(guān)系列出真值表。然后根據(jù)輸出與輸入之間的邏輯關(guān)系列出真值表。（2）根據(jù)真值表寫出相應(yīng)的邏輯函數(shù)表達式。根據(jù)真值表寫出相應(yīng)的邏輯函數(shù)表達式。（3）將邏輯函數(shù)表達式化簡，并轉(zhuǎn)換成所需要的形式。將邏輯函數(shù)

6、表達式化簡，并轉(zhuǎn)換成所需要的形式。（4）根據(jù)最簡邏輯函數(shù)表達式畫出邏輯電路圖。根據(jù)最簡邏輯函數(shù)表達式畫出邏輯電路圖。4.2.2 組合邏輯電路的設(shè)計示例組合邏輯電路的設(shè)計示例【例例4-3】 用用“與非門與非門”或或“或非門或非門”設(shè)計一個表決電路。設(shè)計一個設(shè)計一個表決電路。設(shè)計一個A、B和和C共三人的表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過；同共三人的表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過；同時時A具有否決權(quán)。若全票否決，也給出顯示。具有否決權(quán)。若全票否決，也給出顯示。ABCXY0000111100110011010101010000011110000000表表4-3 例例

7、4-3真值表真值表解：解：（1）進行邏輯抽象，建立真值表。設(shè)進行邏輯抽象，建立真值表。設(shè)A具有否決權(quán)。按按具有否決權(quán)。按按鈕表示輸入鈕表示輸入1，不按按鈕表示輸入，不按按鈕表示輸入0；以；以X為為1時表示提案通過；時表示提案通過；Y為為1時表示提案全票否決。時表示提案全票否決。圖圖4-4 例例4-3函數(shù)函數(shù)X的卡諾圖的卡諾圖(2) 根據(jù)真值表求出函數(shù)根據(jù)真值表求出函數(shù)X和和Y的最簡邏輯表達式。作出函數(shù)的最簡邏輯表達式。作出函數(shù)X的的卡諾圖。用卡諾圖化簡后得到函數(shù)的最簡卡諾圖。用卡諾圖化簡后得到函數(shù)的最簡“與或與或”表達式為：表達式為： 實現(xiàn)邏輯表函數(shù)的電路圖。實現(xiàn)邏輯表函數(shù)的電路圖。XAB A

8、CABXCABCX（a）采用與門和或門實現(xiàn)）采用與門和或門實現(xiàn) (b) 采用與非門實現(xiàn)采用與非門實現(xiàn)圖圖4-5 例例4-3的邏輯電路圖的邏輯電路圖(3) 將上述表達式變換成將上述表達式變換成“與非與非”-“與非與非”表達式：表達式：XABACABACAB AC(4) 用用“與非門與非門”畫出實現(xiàn)上述邏輯表達式的邏輯電路圖。畫出實現(xiàn)上述邏輯表達式的邏輯電路圖。(5) 觀察表觀察表4-3直接獲得直接獲得Y的邏輯表述的邏輯表述YABCA B C 把若干個有源器件和無源器件及其連線，按照一定的功能要求，制做在同一塊半導(dǎo)體基片上，這樣的產(chǎn)品叫集成電路。若它完成的功能是邏輯功能或數(shù)字功能， 則稱為邏輯集成

9、電路或數(shù)字集成電路。最簡單的數(shù)字集成電路是集成邏輯門。 集成邏輯門，按照其組成的有源器件的不同可分為兩大類： 一類是雙極性晶體管邏輯門；另一類是單極性絕緣柵場效應(yīng)管邏輯門，簡稱MOS門。 4.3 常用中規(guī)模組合邏輯部件的原理和應(yīng)用常用中規(guī)模組合邏輯部件的原理和應(yīng)用 雙極性晶體管邏輯門主要有TTL門(晶體管-晶體管邏輯門)、ECL門(射極耦合邏輯門)和I2L門(集成注入邏輯門)等。 單極性MOS門主要有PMOS門(P溝道增強型MOS管構(gòu)成的邏輯門)、NMOS門(N溝道增強型MOS管構(gòu)成的邏輯門)和CMOS門(利用PMOS管和NMOS管構(gòu)成的互補電路構(gòu)成的門電路，故又叫做互補MOS門表表 4 6

10、集成電路的劃分集成電路的劃分 MSI、LSI與SSI相比，具有如下一些優(yōu)點：（1）體積縮小。（2）功耗降低、速度提高。由于元器件連線縮短，連線引起的分布電容及電感的影響減少，因而使整個系統(tǒng)的工作速度有所提高。（3）提高了可靠性。由于系統(tǒng)的焊接點數(shù)、插件數(shù)及連接線大為減少，因而系統(tǒng)有較高的可靠性。（4）抗干擾能力提高。由于全部電路都封裝在一個殼內(nèi)，故外界干擾相對而言也就不嚴(yán)重了。 設(shè)計MSI時應(yīng)考慮如下問題：（1）具有通用性：一個功能部件塊可實現(xiàn)多種功能；（2）能自擴展：將多個功能部件適當(dāng)連接后，可擴展成位數(shù)更多的復(fù)雜部件；（3）具有兼容性：便于不同品種、功能電路混合使用；（4）封裝電路的功耗小

11、：便于提高集成度和電路的可靠性；（5）向輸入信號索取電流?。簽榇?，MSI常常采用輸入級緩沖；（6）充分利用封裝的引線：可增強電路功能及通用性。4.3.1 半加器與全加器半加器與全加器 1. 半加器設(shè)計半加器設(shè)計 ABSCi1加數(shù)被加數(shù)和數(shù)向高位進位半加器圖 4 10 半加器框圖 ABCBABASi1_表 4 7 半加器真值表 A B S Ci+10 00 11 01 10 01 01 00 11&ABSCi1圖 4 11 半加器邏輯圖 2. 全加器設(shè)計全加器設(shè)計 AiSiCi1全加器BiCi1圖 4-12 全加器框圖 表 4 8 全加器真值表 Ai Bi C i-1Si C i+10

12、0 00 0 10 1 00 1 11 0 01 0 01 1 01 1 10 01 01 00 11 00 10 11 1函數(shù)變換過程如下： iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBACBABACBABACBACBACBACBACCBACBACBACBABACBABACBACBACBACBAS11_11_1_1_111_1_1_1_11_1_1_)()()()()(由Si、C i+1式組成的邏輯電路如圖4 - 13 所示。 &111&BiAiCi1Ci1Si圖 4 13 用異或門構(gòu)成全加器 1_1_1

13、_1_1_1_1_iiiiiiiiiiiiiiiiiiiiCACBBACCBACBACBACBASAiBiCi1Ci1Si1111&1&圖 4 14 用與或非門組成全加器 3. 多位二進制加法多位二進制加法 (1) 串行進位。 COCIA3B3C3S3COCIA2B2S2COCIA1B1S1COCIA0B0S0C2C1C0C 1圖 4 15 四位串行進位加法器 *(2) 超前進位。 11)(iiiiiiiiiiCBABACCBAS前面我們已經(jīng)得到全加器的表達式為 令Gi=AiBi稱為進位產(chǎn)生函數(shù)，Pi=Ai Bi稱為進位傳輸函數(shù)。將其代入Si, Ci表達式中得遞推公式 11ii

14、iiiiiCPGCCPS這樣可得各位進位信號的邏輯表達式如下： 101230123123233233310120122122210101101111000CPPPPGPPPGPPGPGCPGCCPPPGPPGCPGCCPPGPGCPGCCPGG1111111111B3A311B2A2A1B11C 1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b)1&1&圖 4 16 74LS283 邏輯圖與 引腳圖(a) 邏輯圖； (b) 引腳圖

15、圖 4 - 16 中S0S3表達式可經(jīng)變換化簡而得，以S1為例， )()()(_001_001110100011100_0_000111001011BACBABABCABABACBABABABACPGPCPS&1&11111111111P1G3P2G2P11G11P01G011GnGn xGn yGn z12345678161514131211109GNDFPP3G3P0G0P1G1FGGn zGnG2P2UCC(b)Gn yGn x(a)&1FPFG圖4-17 74LS182邏輯圖 及引腳圖(a) 邏輯圖； (b) 引腳圖 4. 全加器的應(yīng)用全加器的應(yīng)用 例例 6 試

16、用全加器構(gòu)成二進制減法器。 解解 利用“加補”的概念，即可將減法用加法來實現(xiàn)， 圖 4 - 18 即為全加器完成減法功能的電路。 4B3B2B1B0C4S3S2S1S0Ci1“1”A3A2A1A01111圖圖 4 18 全加器實現(xiàn)二進制減法電路全加器實現(xiàn)二進制減法電路 例例 7 試用全加器完成二進制的乘法功能。 解解 以兩個二進制數(shù)相乘為例。乘法算式如下： ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1&圖 4 19 利用全加器實現(xiàn)二進制的乘法 例例 8 試用四位全加器構(gòu)成一位 8421 碼的加法電路。 解解 兩個 8421 碼相加，其和仍應(yīng)為8421 碼，如不是 842

17、1 碼則結(jié)果錯誤。如 4.3.2 編碼器與譯碼器編碼器與譯碼器 在數(shù)字系統(tǒng)中，經(jīng)常需要把具有某種特定含義的信號變換成二進制代碼，這種用二進制代碼表示具有某種特定含義信號的過程稱為編碼。而把一組二進制代碼的特定含義譯出來的過程稱為譯碼。實現(xiàn)編碼功能的電路稱為編碼器(encoder)。 1、 編碼器編碼器 一位二進制數(shù)可表示“0”和“1”兩種狀態(tài)，n位二進制數(shù)則有2n種狀態(tài)。2n種狀態(tài)能表示2n個數(shù)據(jù)和信息。編碼就是對2n種狀態(tài)進行人為的數(shù)值指定，給每一種狀態(tài)指定一個具體的數(shù)值。 對于二進制來說，最常用的是自然二進制編碼，因為它有一定的規(guī)律性，便于記憶，同時也有利于電路的連接。 在進行編碼器設(shè)計時

18、，首先要人為指定數(shù)（或者信息）與代碼的對應(yīng)關(guān)系，通常采用編碼矩陣和編碼表。編碼矩陣就是在相應(yīng)的卡諾圖上，指定每個方格代表某一自然數(shù)，將該自然數(shù)填入此方格。如將此對應(yīng)關(guān)系用表格形式列出來就是編碼表。實現(xiàn)編碼的電路稱為編碼器。 例例 11 把 0，1，2，7 這八個數(shù)編成二進制代碼， 其框圖如圖 4 - 24 所示。 01234567編碼電路ABC圖 4 24 三位二進制編碼方框圖 解解 顯然這就是三位二進制編碼器。 首先，確定編碼矩陣和編碼表，分別如圖 4 - 25 和表 4 - 9 所示。 0AB00011110126437501C圖425 三位二進制代碼編碼矩陣 表 4 9 三位二進制編碼表

19、 自然數(shù) N二進制代碼 A B C012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1第二步由編碼表列出二進制代碼每一位的邏輯表達式。A=4+5+6+7B=2+3+6+7 C=1+3+5+7圖 4 26 三位二進制編碼器 7654321CBAS0111例例12 將十進制數(shù) 0，1，2，9 編為 8421BCD碼。解解 10 個數(shù)要求用四位二進制數(shù)表示。 0AB0001111014859327600011110CD圖 4 27 8421BCD編碼矩陣 自然數(shù) N二進制代碼 A B C D01234567890 0 0 00 0 0 10 0 1 0 0

20、 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1表 4 - 108421BCD編碼表 各輸出端函數(shù)表示式： _975319753176327632765476549898DCBA UCC1234567890SABCD&圖 4 28 8421BCD碼編碼器 如S在位置 6，即接地，則其它均屬高電位，故ABCD=0110。&1&1&1&11111111111101234567EIA2A1A0CSEO1234567816151413121110974LS1484567EIA2A1地A00123CSEO

21、UCC優(yōu)先編碼器20212201234567CSA2A1A0EOEI圖 4 29 8 - 3優(yōu)先編碼器 由圖4-29可寫出該電路的輸出函數(shù)的邏輯表達式： _11_1_01_11_276543210)7656436421 ()76542543()7654(EEEECSEAEAEAOO表 4 11 優(yōu)先編碼器的功能表 01234567EIEO低位片A0A1A2CS0123456701234567EIEO高位片A0A1A2CS89 10 11 12 13 14 15CSA3A2A1A0EO&圖 4 30 兩片8-3優(yōu)先編碼器擴展為16-4優(yōu)先編碼器的連接圖 2. 譯碼器及其應(yīng)用譯碼器及其應(yīng)用

22、 譯碼是編碼的逆過程。譯碼器的作用就是將代碼的原意“翻譯”出來，或者說，譯碼器可以將每個代碼譯為一個特定的輸出信號，以表示它的原意。 (1) 二進制譯碼器變量譯碼器。 0AB00011110126437501C圖 4 31 三位二進制譯碼矩陣 表表 4 12 譯碼表譯碼表 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 自然數(shù) N01234567 由于每個方格都由一個數(shù)據(jù)占有，沒有多余狀態(tài)， 所以將每個方格自行圈起來即可。此時每個譯碼函數(shù)都由一個最小項組成。 即 ABCCBACBACBACBACBACBACBA76543210_012

23、34567111CBA&圖 4 32 三位二進制碼譯碼器 (2) 十進制譯碼器。 0AB0001111014859327600011110CD圖 4 33 8421BCD碼譯碼矩陣 ADDADCBDCBDCBDCBDCBDCBDCBADCBA9876143210_由此圖可得如下譯碼關(guān)系： 其譯碼電路如圖 4 - 34 所示。 01234567111CBA891D&圖 4 34 8421BCD碼譯碼器 (3) 集成譯碼器。 集成譯碼器與前面講述的譯碼器工作原理一樣， 但考慮集成電路的特點，有以下幾個問題。 為了減輕信號的負(fù)載，故集成電路輸入一般都采用緩沖級，這樣外界信號只驅(qū)動一個

24、門。 為了降低功率損耗，譯碼器的輸出端常常是反碼輸出， 即輸出低電位有效。 為了便于擴大功能，增加了一些功能端，如使能端等。 &01234567111111A2A1A0&E1E2E3三線至八線譯碼器01234567E1E2E3A0A1A2(a)(b)圖 4-35 集成3-8譯碼器(74LS138)的電路圖和邏輯符號 表表 413 功能表功能表 圖4-36 3 - 8譯碼器擴大為 4 - 16 譯碼器 當(dāng)D=1 時， ()片禁止， ()片工作， 輸出由()片決定，其關(guān)系如下： 圖圖4-23 七段數(shù)碼管電路結(jié)構(gòu)七段數(shù)碼管電路結(jié)構(gòu) 5. 顯示控制譯碼器顯示控制譯碼器 1） 七段數(shù)碼顯

25、示器七段數(shù)碼顯示器 dpa b c d e f g dpa b c d e f g dp(a) 數(shù)碼顯示器數(shù)碼顯示器(b) 共陰極數(shù)碼管共陰極數(shù)碼管(c) 共陽極數(shù)碼管共陽極數(shù)碼管圖圖4-24十進制數(shù)的顯示效果十進制數(shù)的顯示效果 顯示字符顯示字符dpgfedcba段選碼段選碼001100000C0H111111001F9H210100100A4H310110000B0H41001100199H51000001092H61000001082H711111000F8H81000000080H91001000090HA1000100088HB1000001183HC11000110C6HD10100

26、001A1HE1000011086HF100011108EH表表4-13 共陽極數(shù)碼管段選碼表共陽極數(shù)碼管段選碼表 表表4-14 74LS48真值表真值表 2）七段顯示譯碼器）七段顯示譯碼器 十進制數(shù)十進制數(shù)輸入輸入BI/RBO輸出輸出LTRBIDCBAa b c d e f g012345678911111111111000000001100001111000011001100010101010111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1

27、 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 1 0 1 1消隱消隱脈沖消隱脈沖消隱燈測試燈測試100000001 /010 0 0 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 1BCD TO 7SEGACDBRBINBINLTNOCOEODOFOGOBOARBON7448inst圖圖4-25 74LS48邏輯邏輯符號符號 【例例4-7】用一片用一片74LS48和一片和一片74LS138實現(xiàn)八位數(shù)碼管的八位十進制數(shù)顯示。實現(xiàn)八位數(shù)碼管的八位十進制數(shù)顯示。 3） 多數(shù)碼管動態(tài)顯示控制方法多數(shù)碼管動態(tài)顯示控制方法 A B C DS0S1S2顯示數(shù)據(jù)位選信號

28、圖圖4-26 用用74LS48和和74LS138實現(xiàn)八位十進制數(shù)動態(tài)掃描顯示實現(xiàn)八位十進制數(shù)動態(tài)掃描顯示 解：解： 4.3. 4 數(shù)據(jù)選擇器及多路分配器數(shù)據(jù)選擇器及多路分配器 (b)D1D2數(shù)據(jù)選擇器D1D2DmA1A2An(a)FF圖 4 49 數(shù)據(jù)選擇器框圖及開關(guān)比擬圖(a) 數(shù)據(jù)選擇器邏輯符號； (b) 單刀多路開關(guān)比擬數(shù)據(jù)選擇器 1. 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 (a)(b)F(c)D0D1D2D3A1A0EFFA1A0D0D1D2D3A0A1&111D3D2D1D0A0A1EFF11圖 4 50 四選一MUX 由圖 4 - 50(b)可寫出四選一數(shù)據(jù)選擇的輸出邏輯表達式： _301

29、201101001)(EDAADAADAADAAF表表 4 15 功能表功能表 地址地址 選通選通 數(shù)據(jù)數(shù)據(jù) 輸出輸出 A1 A0EDF 0 00 11 01 110000D0D3D0D3D0D3D0D30D0D1D2D3集成數(shù)據(jù)選擇器有如下幾種：(1) 二位四選一數(shù)據(jù)選擇器 74LS153；(2) 四位二選一數(shù)據(jù)選擇器 74LS150；(3) 八選一數(shù)據(jù)選擇器 74LS151；(4) 十六選一數(shù)據(jù)選擇器 74LS150。 例例15 將四選一數(shù)據(jù)選擇器擴為八選一數(shù)據(jù)選擇器。 解解 用二片四選一和一個反相器、一個或門即可。如圖4-51所示，第三個地址端A2直接接到的使能端，通過反相器接到的使能端

30、。當(dāng)A2=0 時，選中，禁止。 F輸出F1，即從D0D3中選一路輸出；當(dāng)A2=1時，禁止， 選中。F輸出F2, 即從D4D7 中選一路輸出。這一過程可由下表列出： D0D1D2D3EA1A0A1A0D4D5D6D7E1A2FF1F21A1A0D0D1D2D3A1A0D0D1D2D3圖 4 51 四選一擴展為八選一 例例16 將四選一數(shù)據(jù)選擇器擴大為十六選一數(shù)據(jù)選擇器。 解解 由于十六選一有十六個數(shù)據(jù)輸入端，因此至少應(yīng)該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。 片選信號由譯碼器輸出端供給。十六選一應(yīng)該有四個地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如圖

31、4-52所示。當(dāng)A3A2為00時，選中片，輸出F為D0D3;當(dāng)A3A2為01時， 選中片，輸出F為D4D7; 當(dāng)A3A2為 10 時，選中片， 輸出F為D8D11；當(dāng)A3A2為11時，選中片，輸出F為D12D15。 D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15二變量譯碼器A3A2A1A0FE D0D1D2D3A1A0D0D1D2D3EA1A0D0D1D2D3ED0D1D2D3EA1A01圖 4 52 四選一擴大為十六選一 (2) 不用使能端進行擴展。 D7D6D5D4D3D2D1D0A1A0A2F0F1FD7D6D5D4D3D2D1D0A1A0F0F1D11D1

32、0D9D8D15D14D13D12D3D2D1D0F2F3FA3A2(a)(b)D1D0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0A1A0圖4-53 不用使能端且采用二 級級聯(lián)擴展數(shù)據(jù)選擇器(a)四選一擴為八選一；(b)四選一擴為十六選一 2. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用 數(shù)據(jù)選擇器除了用來選擇輸出信號，實現(xiàn)時分多路通信外，還可以作為函數(shù)發(fā)生器，用來實現(xiàn)組合邏輯電路。由上述四選一數(shù)據(jù)選擇器的輸出公式 iiimDDAADAADAADAAF30301201101001)(mi為A1, A0組

33、成的最小項) 例例17 用四選一數(shù)據(jù)選擇器實現(xiàn)二變量異或表示式。 解解 二變量異或表示式為010_1AAAAFF0 00 11 01 10110D0D1D2D31A0AiA表 4 16 真值表 0110A1A0FD3D2D1D0A1A0圖 4 54 例 17 圖 例例18 用數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。 三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表 4 - 17 所示。則 1076534210DDDDDDDDA2 A 1 A0FDi0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111D0D1D2D3D4D5D6D7表 4 17

34、真值表 )(0_012012012012_012012012AAAAAAAAAAAAAAAAAAAAAAF與四選一方程對比 由公式確定Di如下： 312212112012DAADAADAADAAF為使F=F則令 1030210DADDDD7D6D5D4D3D2D1D0A0A1A2“1”FD3A0A1FD2D1D0“1”A0(a)(b)A0A1A2A0A1圖 4 55 例 18 電路連接圖 (2) 卡諾圖法。此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。 例例 19 用卡諾圖完成例 18。 解解 由真值表得

35、卡諾圖如圖 4-56 所示，選定A2A1為地址變量。 在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0, D2=A0, D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。 D000011110D0D1D3D2D1D3D201A000011110111101A0A2A1A2A1D1 A0D2 A0D3 1D0 0圖 4 56 卡諾圖確定例 18Di端 例例 20 用四選一數(shù)據(jù)選擇器實現(xiàn)如下邏輯函數(shù)：F=(0， 1, 5, 6, 7, 9, 10, 14, 15) 解解 選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端。如圖 4 -57 所示。 1CD000111101110001AB111111110D0

36、CD1 CDD3 CD2 C D+D0D1D2四選一A1A0ABD3CDCFED0D1D2D3111圖 4 57 用卡諾圖設(shè)計例 20 例例 21 運用數(shù)據(jù)選擇器產(chǎn)生 01101001 序列。 解解 利 用 一 片 八 選 一 數(shù) 據(jù) 選 擇 器 ， 只 需D0=D3=D5=D6=0， D1=D2=D4=D7=1即可產(chǎn)生 01101001 序列，如圖 4 - 58 所示。 (a)(b)0101010101010C0011001100110B0000111100001AFD0D1D2D3D4D5D6D7A2A1A0ABCF“1”“0”E圖 4 58 數(shù)據(jù)選擇器產(chǎn)生序列信號 例例 22 利用數(shù)據(jù)選

37、擇器實現(xiàn)分時傳輸。要求用數(shù)據(jù)選擇器分時傳送四位 8421BCD碼，并譯碼顯示。 解解 一般講，一個數(shù)碼管需要一個七段譯碼顯示器。 我們利用數(shù)據(jù)選擇器組成動態(tài)顯示，這樣若干個數(shù)據(jù)管可共用一片七段譯碼顯示器。 用四片四選一，四位 8421BCD如下連接：個位全送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2, 千位送D3。當(dāng)?shù)刂反a為 00 時，數(shù)據(jù)選擇器傳送的是 8421BCD的個位。當(dāng)?shù)刂反a為01、10、11 時分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個位、十位、百位、千位的七段碼。哪一個數(shù)碼管亮， 受地址碼經(jīng) 2 - 4 譯碼器的輸出控制。當(dāng)A1A0=00時，Y0=0，則個位數(shù)碼管亮。其它依

38、次類推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4 - 59 所示。 D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A01000010001011101七段譯碼器DCBA千位百位十位個位譯碼器Y3Y2Y1Y0A1A0abcdefg圖 4 -59用數(shù)據(jù)選擇器分時傳輸組成動態(tài)譯碼 如當(dāng)A1A0=00時，DCBA=1001，譯碼器Y0=0，則個位顯示9。同理，當(dāng)A1A0=01時，DCBA=0111, Y1=0, 十位顯示 7。A1A0=10 時，DCBA=0000, Y2=0，百位顯示0。A1A0=11時，DCBA=0011, Y3=0，千位顯示 3。只要地

39、址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。 3.多路分配器多路分配器將一路輸入分配至多路輸出，一般由譯碼器完成。 4.3.4 數(shù)字比較器數(shù)字比較器 1. 一位數(shù)字比較器一位數(shù)字比較器 將兩個一位數(shù)A和B進行大小比較，一般有三種可能： AB, AB, FABF AB3，則可以肯定AB，這時輸出FAB=1;若A3B3， 則可以肯定AB, 這時輸出FAB2,則FAB=1；若A2B2，則FAB”端與“AB, FAB, AB和A=B，如圖4-63所示。這樣，當(dāng)高四位都相等時，就可由低四位來決定兩數(shù)的大小。 74LS85A3B3A2B2A1B1A0B0A7B7A6B6A5B5A4B4FA BFA BFA BA BA BA B74LS85A3B3A2B2A1B1A0B0A3B3A2B2A1