組合邏輯電路(半加器全加器及邏輯運(yùn)算)實驗報告

1、中山大學(xué)南方學(xué)院第1頁共 16 頁電子通信與軟件工程 系 2013-20142013-2014 學(xué)年第 2 2 學(xué)期數(shù)字電路與邏輯設(shè)計實驗實驗報告班級：姓名：學(xué)號：成績:同組成員：姓名：學(xué)號：一、實驗名稱：組合邏輯電路(半加器全加器及邏輯運(yùn)算)實驗?zāi)康模?、掌握組合邏輯電路的功能調(diào)試2、驗證半加器和全加器的邏輯功能。3、學(xué)會二進(jìn)制數(shù)的運(yùn)算規(guī)律。、實驗內(nèi)容:1 組合邏輯電路功能測試。(1) 用 2 片 74LS00 組成圖 4.1 所示邏輯電路。為便于接線和檢查在圖中要注明芯片編 號及各引腳對應(yīng)的編號。(2)圖中 A、B、C 接電平開關(guān)，YI , Y2 接發(fā)光管電平顯示.(3)。按表 4。1要求

2、，改變 A、B、C 的狀態(tài)填表并寫出 Y1 , Y2 邏輯表達(dá)式.(4) .將運(yùn)算結(jié)果與實驗比較.中山大學(xué)南方學(xué)院第2頁共 16 頁2 測試用異或門(74LS86)和與非門組成的半加器的邏輯功能根據(jù)半加器的邏輯表達(dá)中山大學(xué)南方學(xué)院第3頁共 16 頁式可知.半加器 Y 是 A、B 的異或，而進(jìn)位 Z 是 A、B 相與，故半加器可用一個集成異或 門和二個與非門組成如圖 4.2 .(1).在學(xué)習(xí)機(jī)上用異或門和與門接成以上電路接電平開關(guān)S. Y、Z 接電平顯示.(2).按表 4. 2 要求改變 A、B 狀態(tài)，填表.中山大學(xué)南方學(xué)院第4頁共 16 頁Y=、Ri Q-iz=茂=011110A00i3 測試

3、全加器的邏輯功能。(1) .寫出圖 4. 3 電路的邏輯表達(dá)式。(2) .根據(jù)邏輯表達(dá)式列真值表.(3)根據(jù)真值表畫邏輯函數(shù) S、Ci 的卡諾圖.(4) .填寫表 4 . 3 各點狀態(tài)(5).按原理圖選擇與非門并接線進(jìn)行測試，將測試結(jié)果記入表4 . 4,并與上表進(jìn)行比較 看邏輯功能是否一致.Si =中山大學(xué)南方學(xué)院第5頁共 16 頁實驗結(jié)果:表 4. 1輸入輸出ABCY1Y20000000101011111111011010100101011101011Y 仁 A+BY2= ( A B) + ( B C)中山大學(xué)南方學(xué)院第6頁共 16 頁表 4. 2輸入端A0101B0011輸出端Y0110Z

4、0001表 4. 3AiBiCi-1YZX1X2X3SiCi00000111000101010110100101011011000111010010111010011110110110111011011110111011表 4. 4輸入端Ai00001111Bi00110011C.彳_ |_ d_01010101輸出端1 1Ci00010111Si01101001Y=A B+ABZ=CX1=A B+C+ABX2=A AB+CX3=A+AB +CSi=AB C+ABC+AB C+ABCCi=AC+AB+BC實驗總結(jié)：此實驗中因本就缺少一塊 74LS00 的芯片導(dǎo)致線路不完整，原本打算用74LS20 來代替74LS00 ,但電路還是出現(xiàn)了問題，原以為是電路接線的問題，也重新接線過，但是情況毫 無變化。在中山大學(xué)南方學(xué)院第7頁共 16 頁和隔壁組同學(xué)的討論下， 決定一個個檢測電路中各點的情況，最后發(fā)現(xiàn)是 74LS20芯片 1,2,13 接口的問題。最后找到一個 74LS00 才使得電路正確運(yùn)行。 通過這次實驗明白了， 有時候出現(xiàn)問題時，自己應(yīng)在一定的時間內(nèi)想到問題的解決方案，如果解決不了問題應(yīng)需要找同伴商討合作才能使實驗完成的效率更高，在實驗的過程中重要的不僅僅是理論知