EDA簡易音樂播放器方案設計書

1、封面作者： PanHongliang僅供個人學習1引言3目錄EDA 課程設計（注：EDA 即電子設計自動化，Electronics Design2設計任務及設計要求43設計原理及總體思路43.1音名與頻率的關(guān)系53.2節(jié)拍控制原理64各單元模塊的設計64.1音頻發(fā)生模塊64.1.1模塊引腳64.1.2模塊功能64.1.3 VHDL程序74.2音頻編碼模塊84.2.1模塊引腳84.2.2模塊功能84.2.3 VHDL程序94.3樂曲儲存模塊94.3.1模塊引腳94.3.2模塊功能94.3.3 VHDL程序104.4控制模塊124.4.1模塊引腳124.4.2模塊功能124.4.3 VHDL程序1

2、24.5小燈控制模塊134.5.1模塊引腳134.5.2模塊功能134.5.3 VHDL程序134.6數(shù)字顯示模塊144.6.1模塊引腳144.6.2模塊功能144.6.3 VHDL程序144.7音譜與音高輸出模塊154.7.1模塊引腳164.7.2模塊功能164.7.3 VHDL程序165總電路設計175.1總體原理圖175.2總體功能介紹176設計調(diào)試體會與總結(jié)171 引言6.1各模塊調(diào)試仿真176.1.1音頻編碼模塊186.1.2樂曲儲存模塊186.1.3控制模塊186.1.4小燈控制模塊186.1.5數(shù)字顯示模塊186.1.6音譜與音高輸出6.2總體硬件驗證196.2.1管腳鎖定196

3、.2.2硬件驗證196.2.3分析196.3體會總結(jié)20參考文獻2019Automation ）是繼模擬電子技術(shù)基礎、數(shù)字電子技術(shù)基礎、電子技 術(shù)基礎實驗課程后，電氣類、自控類和電子類等專業(yè)學生在電子技術(shù)實驗技 能方面綜合性質(zhì)的實驗訓練課程，是電子技術(shù)基礎的一個部分，其目的和任務 是通過一周的時間，讓學生掌握 EDA 的基本方法，熟悉一種 EDA 軟件，并能利 用 EDA 軟件設計一個電子技術(shù)綜合問題，并在實驗箱上成功下載，為以后進行 工程實際問題的研究打下設計基礎。1. 通過課程設計使學生能熟練掌握一種EDA 軟件的使用方法，能熟練進行設計輸入、編譯、管腳分配、下載等過程。2. 通過課程設計

4、使學生能利用 EDA 軟件進行至少一個電子技術(shù)綜合問題的 設計，設計輸入可采用圖形輸入法或 AHDL 硬件描述語言輸入法。3通過課程設計使學生初步具有分析尋找和排除電子電路中常見故障的能 力。4通過課程設計使學生能獨立寫出嚴謹?shù)?、有理論根?jù)的、實事求是的、 文理通順的字跡端正的課程設計報告。2設計任務及設計要求設計一個簡易硬件播放器并能播放多首音樂（最少四首），可通過按鍵手 動控制音樂播放。在播放音樂的同時可實現(xiàn)音譜與音高的顯示，并通過 16 個 LED 小燈顯示不同音調(diào)的變化。使用 VHDL 語言設計音調(diào)發(fā)生模塊，音調(diào)編碼模塊，樂曲存儲模塊，控制模 塊，小燈控制模塊，數(shù)字顯示模塊，音譜與音高

5、輸出模塊等各個模塊。3設計原理及總體思路產(chǎn)生音樂的兩個因素是音樂頻率和音樂的持續(xù)時間，以純硬件完成演奏電 路比利用微處理器（CPU 來實現(xiàn)樂曲演奏要復雜的多如果不借助于功能強大的 EDA 工具和硬件描述語言，憑借傳統(tǒng)的數(shù)字邏輯技術(shù)，即使最簡單的演奏電路 也難以實現(xiàn)。根據(jù)設計要求，樂曲硬件演奏電路系統(tǒng)主要由音頻發(fā)生模塊和樂 曲存儲模塊組成。音頻發(fā)生模塊對 FPGA 勺基準頻率進行分頻，得到與各個音階 對應的頻率輸出。樂曲存儲模塊產(chǎn)生節(jié)拍控制和音階選擇信號，即在此模塊中 可存放一個樂曲曲譜真值表，由一個計數(shù)器來控制此真值表的輸出，而由計數(shù) 器的計數(shù)時鐘信號作為樂曲節(jié)拍控制信號。3.1音名與頻率的關(guān)

6、系音樂的十二平均率規(guī)定：每兩個八度音（如簡譜中的中音1 與高音 1）之間的頻率相差一倍在兩個八度音之間，又可分為十二個半音，每兩個半音的 頻率比為4。另外，音名 A （簡譜中的低音 6）的頻率為 440Hz 音名 B 到 C 之 間，E 到 F 之間為半音，其余為全音，由此可以計算出簡譜中從低音1 到高音 1之間每個音名的頻率如表 3-1 所示。表 3-1 簡譜中的音名與頻率的關(guān)系音名頻率/Hz音名頻率/Hz音名頻率/Hz低音 1 :261.63中音 1532.25咼音 11046.50低音 2293.67中音 2587.33咼音 21174.66低音 3329.63中音 3659.25咼音

7、31318.51低音 4349.23中音 4698.46咼音 41396.92低音 5391.99中音 5783.99咼音 51567.98低音 6440.00中音 6880.00咼音 61760.00低音 7493.88中音 7987.76咼音 71975.52由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將得到的分 頻數(shù)四舍五入取整。若基準頻率過低，則由于分頻系數(shù)過小，四舍五入取整后 的誤差較大，若基準頻率過高，雖然誤碼差變小，但分頻結(jié)構(gòu)將變大。實際的 設計應綜合考慮兩方面的因素，在盡量減小頻率誤差的前提下取舍合適的基準頻 率。本例中選取 12MHZ 勺基準頻率，若無 12MHz

8、的時鐘頻率，實際上,只要各個 音名間的相對品頻率關(guān)系不變，C作 1 與 D 作 1 演奏出的音樂聽起來都不會 “走調(diào)”。各音階頻率及相應的分頻系數(shù)如表2 所示。為了減少輸出的偶次諧波分量，最后輸出到揚聲器的波形應為對稱方波，因此在到達揚聲器之前，有 一個二分頻的分頻器。表 3-2 中的分頻系數(shù)就是從 500KHZ 頻率二分頻得到的 250KHZ率基礎上計算得出的。表 3-2各音階頻率對應的分頻值音名初始值分頻系數(shù)音名初始值分頻系數(shù)低音 17731274中音 11410637低音 29121135中音 21480567低音 310361011中音 31542505低音 51197850中音 51

9、622425低音 61290757中音 61668379低音 71372675咼音 11728319由于最大的分頻系數(shù)為 1274，故采用 13 位二進制計數(shù)器已能滿足分頻要 求。在表 3-2,除給出了分頻比以外，給出了對應于各個音階頻率時計數(shù)器不同 的初始值，對于樂曲中的休止符，要將分頻系數(shù)設為0,即初始值為 2047 即可，此時揚聲器將不會發(fā)聲。對于不同的分頻系數(shù)，加載不同的初始值即可。3.2節(jié)拍控制原理該演奏電路演奏的樂曲是“梁?！钡绕?，其最小的節(jié)拍為1 拍。將 1 拍的時長定為 0.25 秒，則需要再提供一個 4Hz 的時鐘頻率即可產(chǎn)生 1 拍的時長， 演奏的時間控制通過音符的多次重

10、復的方式來完成。對于占用時間較長的節(jié)拍， 如全音符為 4 拍 （重復 4） ， 2/4 音符為 2 拍（重復 2） ，1/4 音符為 1 拍（重復 1）。由于樂理規(guī)律對于任何一首音樂都是普遍適用的，所以以上原理對于其他 三首樂曲同樣適用。4 各單元模塊的設計4.1音頻發(fā)生模塊4.1.1模塊引腳圖 4-1 speaker 模塊4.1.2模塊功能如圖 4-1 , en 為使能引腳，當 en 引腳接高電平時 speaker 模塊使能可正常 工作。clk 為時鐘信號引腳，為 speaker 模塊提供時鐘信號。 tone10.0為 11位的音調(diào)初始值信號并行總線，可快速的為 speaker 模塊輸送音調(diào)

11、初始值信 號，保證樂曲演奏的流暢性。 spks 為電信號輸出引腳，連接蜂鳴器將電信號轉(zhuǎn) 化為聲信號。該模塊中有一個4 位的計數(shù)器用于將 12MHz 時鐘信號進行十二分頻產(chǎn)生 1MHz 的基準信號。一個 11 位的遞增計數(shù)器用于賦音調(diào)初始值對基準信 號進行頻，最后進行二分頻產(chǎn)生對稱方波。初始值 D = 計數(shù)最大值 N - 分頻系數(shù) n(1)4.1.3 VHDL 程序library ieee 。use ieee.std_logic_1164.all 。entity speaker isport(en : in std_logic 。clk : in std_logic 。tone : in int

12、eger range 0 to 16#7ff#。 -2047spks : out std_logic) 。end speaker 。architecture behav of speaker issignal preclk : std_logic 。signal fullspks : std_logic。begindivideclk: process(clk)-12分頻variable count4 : integer range 0 to 15。beginpreclk11 thenpreclk=1 。 count4:=0 。elsif clkevent and clk=1 thencount

13、4:=count4+1 。end if 。end process 。genspks : process(preclk,tone)-preclk=1MHZ。variable count11 : integer range 0 to 16#7ff#。beginif preclkevent and preclk=1 then -頻率控制if count11=16#7ff# then -b111,1111,1111count11:=tone初始值 D = 計數(shù)最大值 N - 分頻系數(shù)fullspks=1 。 else count11:=count11+1 。fullspks=0 。 end if 。e

14、nd if 。end process 。delay: process(fullspks)-fullspks=488.2815HZ variable count2 : std_logic 。 beginif fullspksevent and fullspks=1 then count2:=not count2 。if en=0 then spks=0 。 -gaile elsif count2=1 then spks=1 。elsespkstone=2047 。 code=0 。hightone=773 。code=1 。hightone=912 。code=2 。hightone=1036

15、。 code=3 。hightone=1197 。 code=5 。hightone=1290 。 code=6 。hightone=1372 。 code=7 。hightone=1410 。 code=1 。hightone=1480 。 code=2 。hightone=1542 。code=3 。hightone=1622 。code=5 。hightone=1668 。code=6 。hightone=1728 。code=1 。highnull 。 end case 。end process 。end behav 。4.3樂曲儲存模塊4.3.1模塊引腳圖 4-3 notetabs

16、模塊4.3.2模塊功能如圖 4-3 ，clk 為時鐘信號引腳為模塊提供時鐘信號，clr 為計數(shù)器清零引 腳，當 clr為高電平時 notetabs 模塊中的樂曲播放計數(shù)器清零。 add1.0 為 2 位的樂曲地址選擇并行總線，可通過不同的地址值選擇不同的樂曲。 cs 為片 選信號引腳當 cs 為高電平時模塊才能正常工作反之無法工作。 index3.0 為 4 位的音符信號輸出并行總線，為 tonetaba 模塊和 LED 模塊提供音符信號。該 模塊中有一個 8 位的播放計數(shù)器為樂譜的連續(xù)查詢提供計數(shù)，當達到一定計數(shù) 值后自動清零實現(xiàn)同一首樂曲的重復播放。4.3.3 VHDL 程序library

17、 ieee 。use ieee.std_logic_1164.all。entity notetabs isport(clk,clr: in std_logic。add : in std_logic_vector(1 downto 0)。cs: in std_logic。index : out integer range 0 to 15)。end notetabs 。architecture behav of notetabs issignal counter : integer range 0 to 255。begincnt8: process(clk,cs)beginif cs=0 then

18、counter=0 。elsif add=00 and counter=138 thencounter=0 。 - 每一首歌都循環(huán)播放elsif add=01 and counter=127 thencounter=0 。elsif add=10 and counter=183 then counter=0 。elsif add=11 and counter=131 thencounter=0 。elsif clr=1 and clrLAST_VALUE=0 thencounter=0 。elsif clkevent and clk=1 thencounterindexindexindexin

19、dexindexindexindexnull 。 end case 。end if 。if add=01 then case counter is when 00=indexindexindexindexindexindexindexnull 。end case 。end if 。if add=10 then case counter is when 00=indexindexindexindexindexindexindexnull 。 end case 。end if 。if add=11 then case counter iswhen 00=indexindexindexindexin

20、dexindexindexnull 。end case 。end if 。end process 。end behav 。4.4控制模塊4.4.1模塊引腳圖 4-4 control 模塊4.4.2模塊功能如圖 4-4 ，switch 為控制引腳當其為上升沿時樂曲地址自動加一，當加到 最大值時自動清零。 en 為使能引腳當剛 en 引腳為高電平時 outcs 引腳也為高 電平，反之為低電平。 add1.0 為樂曲地址總線當 add 為 00 時選擇第 1 首樂 曲，為 01 時選擇第 2 首樂曲，為 10 時選擇第 3 首樂曲，為 11 時選擇第 4 首樂 曲 。 outcs 為 notetab

21、s模塊片選控制引腳，當 outcs 引腳為高電平時選中 notetabs 模塊。4.4.3 VHDL 程序library ieee 。use ieee.std_logic_1164.all。use ieee.std_logic_unsigned.all。entity control isport(switch,en: in std_logic。add: out std_logic_vector(1 downto 0)。outcs: out std_logic) 。end control 。architecture one of control issignal add_r:std_logic_

22、vector(1 downto 0) beginadd=add_r 。process(switch,en)beginif en=0 thenoutcs=0 。elseoutcs=1 。end if 。if rising_edge(switch) thenadd_r LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT LIGHTLIGHTLIGHTLIGHTLIGHTLIGHTLIGHT=1111111111111111。 END CASE。END PROCESSEND ONE。4.6數(shù)字顯示模塊4.6.1模塊引腳圖 4-6 DELED 模

23、塊4.6.2模塊功能如圖， S3.0 為 4 位的十六進制數(shù)字輸入并行總線。 A，B，C，D，E， F，G，H 各引腳分別連接數(shù)碼管的對應段選引腳是數(shù)碼管顯示 S3.0 所輸入的 十六進制數(shù)字。4.6.3 VHDL 程序LIBRARY IEEE。USE IEEE.STD_LOGIC_1164.ALL。ENTITY DELED ISPORT(S: IN STD_LOGIC_VECTOR(3 DOWNTO 0。)A,B,C,D,E,F,G,H: OUT STD_LOGIC) 。END DELED。ARCHITECTURE BEHAV OF DELED ISSIGNAL DATA:STD_L0GIC

24、_VECT0R(3 DOWNTQ 0)SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0)BEGINDATAD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UTD0UT=00000000 END CASE。END PR0CESSH=D0UT(7)。G=D0UT(6)F=D0UT(5)。E=D0UT(4)。D=D0UT(3)。C=D0UT(2)。B=D0UT(1)。A=D0UT(0)。END BEHAV4.7音譜與音高輸出模塊4.7.1模塊引腳圖 4-7 SELTIME 模塊4.7.2模塊功能

25、如圖， code3.0 為 4 位的音譜輸入總線，輸入音譜。 high1.0 為 2 位 的音高輸入總線，輸入音高。 clk 為時鐘輸入引腳。 daout3.0 為 4 位的數(shù)據(jù) 輸出總線，輸出音高和音譜信號。 sel2.0 為位選輸出總線，輸出數(shù)碼管的位 選。4.7.3 VHDL 程序library ieee 。use ieee.std_logic_1164.all 。use ieee.std_logic_unsigned.all 。entity SELTIME isport(code : in std_logic_vector(3 downto 0)。high : in std_logic

26、_vector(1 downto 0)。clk : in std_logic。daout: out std_logic_vector(3 downto 0) 。 sel : out std_logic_vector(2 downto 0)。end SELTIME。architecture behav of SELTIME issignal sec : std_logic_vector(2 downto 0)。begin process(clk)begin if(clkevent and clk=1) then if(sec=011) then sec=000 。else secdaoutdao

27、utdaoutdaout(3)=0 。daout(2)=0 。 daout(1)=high(1) daout(0)daout=XXXX 。 end case 。end process 。 sel=sec 。end behav 。5 總電路設計5.1總體原理圖總體電路原理圖如圖 5-1 。圖 5-1 總體電路原理圖5.2總體功能介紹該電路可以播放最多四首樂曲，可通過按按鍵的次數(shù)來切換曲目，接通電 源后默認為播放第一首樂曲。接通電源后按一次播放第二首樂曲 ，接通電源后按兩次播放第三首樂 曲 ，接通電源后按三次播放第四首樂曲 ，接通電源后按第四次地址歸零播放 第一首樂曲。每按按鍵四次一個循環(huán)。可重復

28、播放當前樂曲。在播放樂曲的同時十六位 的 LED小燈點亮，其點亮的個數(shù)與音調(diào)對應。四位數(shù)碼管的第一位顯示樂譜（1 ，2，3，4，5，6，7），第四位顯示音高 （0 （低音）， 1（中音）， 2（高 音） ，其余位顯示 0。6 設計調(diào)試體會與總結(jié)6.1各模塊調(diào)試仿真6.1.1音頻編碼模塊圖 6-1 tonetaba 模塊仿真波形圖 6-1 中，當輸入音符為 2 時其輸出的音調(diào)初始值信號為 912，音高為 0 （低音） ，對應的音譜為 2。當輸入音符為 9 時其輸出的分頻系數(shù)為 1480，音高為 1（中音），對應的 音譜為 2。與原理相符合。6.1.2樂曲儲存模塊圖 6-2 notetabs 模塊

29、仿真波形圖 6-2 中，當 clr 為高電平時每首樂曲的輸出保持不變，當 cs 為高電平且 clr 為低電平時模塊正常工作，當 add1.0 為 2 時輸出第三首樂曲的音符。與原理相符合。6.1.3控制模塊圖 6-3 control 模塊仿真波形圖 6-3 中，引腳 en 與引腳 outcs 同步變化當 en 為高電平時 outcs 同樣為 高電平，反之亦然。當 switch 經(jīng)歷一次上升沿時 add 自動加 1，當 add 大于 3 時自動歸零，按鍵每按一次 add 繼續(xù)自動加一，以此不斷循環(huán)。與原理相符合。6.1.4小燈控制模塊圖 6-4 LED 模塊仿真波形圖 6-4 中，當 NUM3.

30、0 的輸入為音符 4 時 LIGHT15.0 的輸出的低 5 位 都為高電平，當 NUM3.0 的輸入為音符 6 時 LIGHT15.0 的輸出的低 7 位都 為高電平，當 NUM3.0 的輸入為音符 15 時 LIGHT15.0 的輸出的所有位都為 高電平，LED 小燈全點亮。不同的音符對應由低到高的不同的亮燈個數(shù)。與原理相符合。6.1.5數(shù)字顯示模塊圖 6-5 DELED 模塊仿真波形圖 6-5 中， 當十六進制 4 為并行線輸入 3 時， A 引腳至 H 引腳分別輸出 1 （高電平） ，1（高電平）， 1（高電平）， 1（高電平）， 0（低電平）， 0（低 電平）， 1（高電平）， 0（

31、低電平），在共陰極數(shù)碼管上顯示為數(shù)字 3。當十六進制 4 為并行總線輸入 12 時，A 引腳至 H 引腳分別輸出 1 （高電 平）， 0（低電平） ， 0（低電平）， 1 （高電平）， 1 （高電平）， 1 （高電 平）， 0（低電平）， 0（低電平），在共陰極數(shù)碼管上顯示為十六進制數(shù)字 C。與原理相符合。6.1.6音譜與音高輸出模塊圖 6-6 SELTIME 模塊仿真波形圖 6-6 中，當音譜輸入為 2，音高輸入為 1（中音）時輸出位選 sel 為 0 （第一位數(shù)碼管） ,daout 為 2。當音譜輸入為 3，音高輸入為 1（中音）時輸出 的位選 sel 為3（第四位數(shù)碼管） ,daout

32、為 1 （音高）。與原理相符合。6.2總體硬件驗證6.2.1管腳鎖定各引腳對應的目標芯片引腳如圖 6-7 所示。圖 6-7 管腳鎖定6.2.2硬件驗證如圖 6-8 所示，硬件驗證。圖 6-8 硬件驗證圖6.2.3分析頂層文件編譯仿真好之后，通過電腦連接到硬件上，下載頂層文件到 FPGA 里，下載完畢之后通過選擇按鍵選擇播放的歌曲，當 add=00 時，播放“梁 祝”；當add=01 時，播放“世上只有媽媽好”；當 add=10 時，播放“隱形 的翅膀”；當add=11時，播放“一剪梅”。聲音流暢悅耳，達到設計功能要 求。6.3體會總結(jié)通過本次課程設計，從實際應用方面深刻體會了VHDL 設計的優(yōu)

33、勢，通過強大的 EDA 工具和硬件描述語言使演奏電路很易實現(xiàn)。并且通過此次設計讓我們 把課本中的知識系統(tǒng)的聯(lián)系起來，更加體會到模塊式設計的方法所帶來的方便 和明了化。通過模塊式的方法，可以將復雜的總程序分成幾個模塊各自分工執(zhí) 行，獨立工作互不干擾。然后通過原理圖將各個模塊直接相連，或者用元件例 化的方式，用 VHDL 語言進行描述，達到了統(tǒng)一化管理各個模塊的作用。通過查找資料，與同學交流增強了我們自主學習的能力；了解到了聲音音 譜的發(fā)生規(guī)律，信號的頻率與聲音的關(guān)系，并且通過對基準頻率的分頻，來生 成不同的聲譜。從設計方面得知，在進行設計時，應首先對各方面的資料進行 綜合，在基本原理的范圍內(nèi)進行

34、模塊式的分解和綜合，最后達到設計的需求。這次設計使我對 quartusU的運用更加靈活，熟悉了對該軟件從工程建立 到程序下載執(zhí)行各個步驟的操作，對以前學習上的不足得到了補充。并且,通過這次課設，對 EDA 有了更深刻的理解。應用更加廣泛，在學業(yè)上 有了明顯的提高。鍛煉了自己的獨立思考能力。同學們有問題不能解決時，便 提出共同討論，共同解決?？傊?，這次設計讓我們學到了很多知識，為我們以后的學習奠定了基礎。參考文獻1潘松,黃繼業(yè).EDA 技術(shù)實用教程M.北京：科學出版社，2002.2高歌.電子技術(shù) EDA 仿真設計M.出版地：中國電力出版社,2007.3黃任.VHDL 入門？經(jīng)典實例？經(jīng)驗總結(jié)M.

35、北京航天大學出版社,2005.4王振紅 , 張常年 . 綜合電子設計與實踐 M. 北京：清華大學出版社 ,2005.5閻石.數(shù)字電子技術(shù)基礎（第五版）M.出版地：高等教育出版社,2006.6李國麗，朱維勇，欒銘.EDA 與數(shù)字系統(tǒng)設計M.機械工業(yè)出版社,2004.附錄歌曲名：梁祝000:003。 001:003。002:003。 003:003。 004:005。005:005。006:005007:006 。 008:008。009:008。 010:008。 011:009。012:006。 013:008014:005。015:005。016:012。 017:012。018:012。0

36、19:015。020:013021:012 。 022:010。023:012。 024:009。 025:009。 026:009。 027:009028:009。029:009。030:009。 031:000。032:009。033:009。034:009035:010。036:007。037:007。 038:006。039:006。040:005。041:005042:005 。 043:006。044:008。 045:008。 046:009。 047:009。 048:003049:003。050:008。051:008。 052:006。053:005。054:006。055

37、:008056:005 。 057:005。058:005。 059:005。 060:005。061:005。 062:005063:005 。 064:010 。 065:010。 066:010。 067:012。 068:007。 069:007070:009。071:009。072:006。 073:008。074:005。075:005。076:005077:005 。 078:005。079:005。 080:003。 081:005。 082:003。 083:003084:005。085:006。086:007。 087:007。088:006。089:006。090:006

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