電子技術(shù)礎(chǔ)數(shù)字實(shí)驗(yàn)實(shí)驗(yàn)16.與非門測(cè)試ppt課件

1、1一、實(shí)驗(yàn)?zāi)康囊?、?shí)驗(yàn)?zāi)康?n學(xué)會(huì)使用TTL,CMOS邏輯電路芯片。n掌握組合邏輯電路的功能測(cè)試方法。n熟悉用SSI(小規(guī)模集成電路設(shè)計(jì)組合邏輯電路的方法；2一、一、TTL門電路的主要參數(shù)及使用規(guī)則門電路的主要參數(shù)及使用規(guī)則1. TTL與非門電路的主要參數(shù)與非門電路的主要參數(shù)2. TTL器件的使用規(guī)則器件的使用規(guī)則二、二、CMOS門電路的主要參數(shù)及使用規(guī)則門電路的主要參數(shù)及使用規(guī)則1. CMOS與非門電路的主要參數(shù)與非門電路的主要參數(shù)2. CMOS器件的使用規(guī)則器件的使用規(guī)則三、集成邏輯門的基本應(yīng)用三、集成邏輯門的基本應(yīng)用4. 集電極開路集電極開路(OC)門的應(yīng)用門的應(yīng)用3. 門電路構(gòu)成的觸發(fā)

2、器門電路構(gòu)成的觸發(fā)器31. TTL與非門電路的主要參數(shù)與非門電路的主要參數(shù) 靜態(tài)功耗靜態(tài)功耗PD: 輸出高電平輸出高電平VOH : 輸出高電平輸出高電平VOL :PD 50 mWVOH 2.4V，為邏輯，為邏輯1；VOL 0.4 V，為邏輯，為邏輯0；41. TTL與非門電路的主要參數(shù)與非門電路的主要參數(shù) 扇出系數(shù)扇出系數(shù)NO :IIS為輸入短路電流，為輸入短路電流，IOL是輸出端為低電平是輸出端為低電平時(shí)允許灌入的最大電流。時(shí)允許灌入的最大電流。NO = IOL/IIS & mA +5V IIS 1k RP 100 +VCC （+5V） + VO0.4V 為合格 mA V & 51. TTL

3、與非門電路的主要參數(shù)與非門電路的主要參數(shù) 平均傳輸延遲時(shí)間平均傳輸延遲時(shí)間tpd : 直流噪聲容限直流噪聲容限VNH和和VNL :tPLH50%50%50%50%tPLH輸入輸入同相同相輸出輸出tpd= (tPLH+tPHL)/2 tpd的數(shù)值很小，一般為幾納秒至幾十納秒。的數(shù)值很小，一般為幾納秒至幾十納秒。指輸入端所允許的輸入電壓變化的極限范圍。指輸入端所允許的輸入電壓變化的極限范圍。VNH= VOH minVIH minVNL= VIL maxVOL max62. TTL器件的使用規(guī)則器件的使用規(guī)則電源電壓電源電壓+VCC: 只允許在只允許在+5V10%范圍內(nèi)，超過范圍內(nèi)，超過該范圍可能會(huì)

4、損壞器件或使邏輯功能混亂。該范圍可能會(huì)損壞器件或使邏輯功能混亂。電源濾波電源濾波 TTL器件的高速切換，會(huì)產(chǎn)生電流跳變，器件的高速切換，會(huì)產(chǎn)生電流跳變，其幅度約其幅度約4mA5mA。該電流在公共走線上的壓降會(huì)。該電流在公共走線上的壓降會(huì)引起噪聲干擾，因而，要盡量縮短地線以減小干擾。引起噪聲干擾，因而，要盡量縮短地線以減小干擾?？稍陔娫炊瞬⒔涌稍陔娫炊瞬⒔?個(gè)個(gè)100F的電容作為低頻濾波及的電容作為低頻濾波及1個(gè)個(gè)0.01F0.1F的電容作為高頻濾波。的電容作為高頻濾波。7輸出端的連接輸出端的連接 不允許輸出端直接接不允許輸出端直接接+5V或接地。除或接地。除OC門和三態(tài)門和三態(tài)(TS)門外，其

5、它門電路的輸出端不允許門外，其它門電路的輸出端不允許并聯(lián)使用，否則，會(huì)引起邏輯混亂或損壞器件。并聯(lián)使用，否則，會(huì)引起邏輯混亂或損壞器件。輸入端的連接輸入端的連接 輸入端直接接電源電壓輸入端直接接電源電壓+VCC來獲得來獲得高電平輸入；直接接地為低電平輸入。高電平輸入；直接接地為低電平輸入。 或門、或非門等或門、或非門等TTL電路的多余的輸入端不能懸空，只能電路的多余的輸入端不能懸空，只能接地；接地； 與門、與非門等與門、與非門等TTL電路的多余輸入端可以懸空電路的多余輸入端可以懸空(相當(dāng)于接相當(dāng)于接高電平高電平)，但易受到外界干擾，可將它們接，但易受到外界干擾，可將它們接+VCC或與其它輸或與

6、其它輸入端并聯(lián)使用，輸入端并聯(lián)時(shí)，從前級(jí)信號(hào)獲取的電流將增入端并聯(lián)使用，輸入端并聯(lián)時(shí)，從前級(jí)信號(hào)獲取的電流將增加。加。81. CMOS與非門電路的主要參數(shù)與非門電路的主要參數(shù) 電源電壓電源電壓+VDD: +VDD一般在一般在+3V+18V范圍內(nèi)均范圍內(nèi)均可正常工作，并允許波動(dòng)可正常工作，并允許波動(dòng)10%。靜態(tài)功耗靜態(tài)功耗PD : 約在微瓦量級(jí)。約在微瓦量級(jí)。輸出高電平輸出高電平VOH : VOHVDD 0.5V為邏輯為邏輯1。 輸出低電平輸出低電平VOL:VOLVSS+0.5V為邏輯為邏輯0(VSS=0V)。扇出系數(shù)扇出系數(shù)NO :在工作頻率較低時(shí)，扇出系數(shù)不受在工作頻率較低時(shí)，扇出系數(shù)不受限

7、制。但在高頻工作時(shí)，由于后級(jí)門的輸入電容限制。但在高頻工作時(shí)，由于后級(jí)門的輸入電容成為主要負(fù)載，扇出系數(shù)將受到限制，一般成為主要負(fù)載，扇出系數(shù)將受到限制，一般NO=1020。91. CMOS與非門電路的主要參數(shù)與非門電路的主要參數(shù) 平均傳輸延遲時(shí)間平均傳輸延遲時(shí)間tpd : CMOS電路的平均傳輸延電路的平均傳輸延遲時(shí)間比遲時(shí)間比TTL電路的長(zhǎng)得多，通常電路的長(zhǎng)得多，通常tpd200ns。直流噪聲容限直流噪聲容限VNH和和VNL : CMOS器件的噪聲容器件的噪聲容限通常以電源電壓限通常以電源電壓+VDD的的30%來估算。來估算。 當(dāng)當(dāng)+VDD= +5V時(shí)，時(shí)，VNH VNL=1.5V，可見，

8、可見CMOS器件的噪聲容限比器件的噪聲容限比TTL電路的要大得多，電路的要大得多，因而，抗干擾能力也強(qiáng)得多。因而，抗干擾能力也強(qiáng)得多。 提高電源電壓提高電源電壓+VDD是提高是提高CMOS器件抗干擾能器件抗干擾能力的有效措施。力的有效措施。10l 電源電壓電源電壓+VDD:電源電壓不能接反，規(guī)定電源電壓不能接反，規(guī)定+VDD接接電源正極，電源正極，VSS接電源負(fù)極接電源負(fù)極(通常接地通常接地)。 二、二、CMOS門電路的主要參數(shù)及使用規(guī)則門電路的主要參數(shù)及使用規(guī)則 輸出端的連接：輸出端不允許直接接輸出端的連接：輸出端不允許直接接+VDD或地，或地，除三態(tài)門外，不允許兩個(gè)器件的輸出端并聯(lián)使用。除

9、三態(tài)門外，不允許兩個(gè)器件的輸出端并聯(lián)使用。輸入端的連接：輸入信號(hào)輸入端的連接：輸入信號(hào)Vi應(yīng)為應(yīng)為VSSViVDD，超出，超出該范圍會(huì)損壞器件內(nèi)部的保護(hù)二極管或絕緣柵極，可該范圍會(huì)損壞器件內(nèi)部的保護(hù)二極管或絕緣柵極，可在輸入端串接一只限流電阻在輸入端串接一只限流電阻(10100 ) k ； 工作速度不高時(shí)，允許輸入端并聯(lián)使用。工作速度不高時(shí)，允許輸入端并聯(lián)使用。 多余的輸出端不能懸空，應(yīng)按邏輯要求直接接多余的輸出端不能懸空，應(yīng)按邏輯要求直接接+VDD或或VSS(地地)；111、測(cè)量、測(cè)量TTL與非門輸出高電平與非門輸出高電平 、輸出低電平、輸出低電平,傳輸延時(shí)傳輸延時(shí)(圖圖5.16.5) 空載

10、 帶載 (5.1K)帶載 (510)VOH VOL TTL與非門的電源電壓只能與非門的電源電壓只能是是+5VTTL與非門多余輸入端處理：與非門多余輸入端處理：接接+5V、并聯(lián)、并聯(lián) 、懸空、懸空 & +VCC （+5V） VOH RL 5.1k 122019-6-4133. 設(shè)計(jì)設(shè)計(jì)“大小比較電路大小比較電路”設(shè)計(jì)一個(gè)能判斷設(shè)計(jì)一個(gè)能判斷1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A與與B大小比較電路大小比較電路 。寫出設(shè)計(jì)過程，畫出邏輯電路圖。寫出設(shè)計(jì)過程，畫出邏輯電路圖。將將A、B分別接數(shù)據(jù)開關(guān)，分別接數(shù)據(jù)開關(guān)，L1、L2、L3接邏輯燈。接邏輯燈。測(cè)試結(jié)果記入下表中。測(cè)試結(jié)果記入下表中。AB L1（AB）L2

11、（ A B）L3 （A = B）00011011141、 TTL與非門不用的輸入端不能接低電平。與非門不用的輸入端不能接低電平。2、 TTL與非門的輸出端不能直接接與非門的輸出端不能直接接+5V或地，也不或地，也不能與其它輸出端并聯(lián)。能與其它輸出端并聯(lián)。3、CMOS門的電源電壓為門的電源電壓為3V18V，4、CMOS與非門不用的輸入端不能懸空，應(yīng)按邏輯與非門不用的輸入端不能懸空，應(yīng)按邏輯功能接高電平功能接高電平VDD或低電平或低電平VSS。15141312111234109856774LS00 四 2 輸入與非門VCC 4B 4A 4Y 3B 3A 3Y& 1A 1B 1Y 2A 2B 2Y GND141312111234109856774LS04 六反相器VCC 6A 6Y 5A 5Y 4A 4Y 1A 1Y 2A 2Y 3A 3Y GND111111141312111234109856774LS10 三 3 輸入與非門 VCC 1C 1Y 3C 3B 3A