電子設(shè)計(jì)自動(dòng)化eda-組合邏輯電路設(shè)計(jì)ppt課件

1、第五章第五章 組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì)5.7 加法器加法器5.6 數(shù)值比較器數(shù)值比較器5.5 多路選擇器多路選擇器5.4 譯碼器譯碼器5.3 優(yōu)先編碼器優(yōu)先編碼器5.2 編碼器編碼器5.1 門電路門電路 在前面的各章里，分別介紹了在前面的各章里，分別介紹了VHDL語言的語句、語言的語句、語法以及利用語法以及利用VHDL語言設(shè)計(jì)硬件電路的基本方法，本語言設(shè)計(jì)硬件電路的基本方法，本章重點(diǎn)介紹利用章重點(diǎn)介紹利用VHDL語言設(shè)計(jì)基本組合邏輯模塊的方語言設(shè)計(jì)基本組合邏輯模塊的方法。法。 5.1 門電路門電路二輸入異或門二輸入異或門二輸入異或門的邏輯表達(dá)式如下所示：二輸入異或門的邏輯表達(dá)式如下所示

2、： babay二輸入異或門的邏輯符號(hào)如圖所示，真值表如下表所示：二輸入異或門的邏輯符號(hào)如圖所示，真值表如下表所示： bya=1例例:采用行為描述方式設(shè)計(jì)的異或門采用行為描述方式設(shè)計(jì)的異或門 （依據(jù)邏輯表達(dá)式）（依據(jù)邏輯表達(dá)式）a b y0 0 00 1 11 0 11 1 0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2_v1 IS PORT(a,b: IN STD_LOGIC; y: OUT STD_LOGIC);END xor2_v1;ARCHITECTURE behave OF xor2_v1 ISBEGIN y y y y y

3、y =X; END CASE; END PROCESS;END dataflow; 二輸入異或門的仿真波形 IIIIIIII01324567AAA0128線-3線編碼器 5.2 編碼器編碼器 用一組二進(jìn)制代碼按一定規(guī)則表示給定字母、數(shù)字、用一組二進(jìn)制代碼按一定規(guī)則表示給定字母、數(shù)字、符號(hào)等信息的方法稱為編碼，能夠?qū)崿F(xiàn)這種編碼功能的符號(hào)等信息的方法稱為編碼，能夠?qū)崿F(xiàn)這種編碼功能的邏輯電路稱為編碼器。邏輯電路稱為編碼器。 輸入輸入 輸出輸出I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 1 0 0 1

4、0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1 8線3線編碼器真值表 8線線3線編碼器邏輯表達(dá)式：線編碼器邏輯表達(dá)式：例：采用行為描述方式的例：采用行為描述方式的8線線3線編碼器線編碼器VHDL源代碼源代碼 （依據(jù)邏輯表達(dá)式）（依據(jù)邏輯表達(dá)式）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder83_v1 IS PORT(I0,I1,I2,I3,I4

5、,I5,I6,I7: IN STD_LOGIC; A0,A1,A2: OUT STD_LOGIC);END coder83_v1;A2=I4+I5+I6+I7A1=I2+I3+I6+I7A0=I1+I3+I5+I7 ARCHITECTURE behave OF coder83_v1 ISBEGIN A2 = I4 OR I5 OR I6 OR I7; A1 = I2 OR I3 OR I6 OR I7; A0 A A A A A A A A =000; END CASE; END PROCESS;END dataflow; 采用數(shù)據(jù)流描述方式的采用數(shù)據(jù)流描述方式的8線線3線編碼器仿真波形線編碼

6、器仿真波形總線顯示方式）總線顯示方式）1優(yōu)先編碼器II7I6II0III8線-3線432574148GSEOAA21A0EI 5.3 優(yōu)先編碼器優(yōu)先編碼器 輸輸 入入 輸出輸出EI I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 GS EO1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 0 1 1 1 1 1 0 0 0 1 0 0 1 1 1 1 1 1 0 1 0 10 0 1 1 1 1 1 1 1

7、1 0 0 10 0 1 1 1 1 1 1 1 1 1 1 0 1 74148優(yōu)先編碼器真值表 （反碼編碼方案）456701234567123456723456734567012345672)(IIIIEIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIEIEIA46756723670123456712345674567567012345671)(IIIIIIIIIIEIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIEIEIA 各輸出端的邏輯方程135745723576701234567234567456767012345670)(IIIIIIIIIIIII

8、EIIIIIIIIIIIIIIIIIIIIIIIIIIIIIEIEIA0123456701234567IIIIIIIIEIIIIIIIIIEIEIGS01234567IIIIIIIIEIEOLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY prioritycoder83_v1 IS PORT(I7,I6,I5,I4,I3,I2,I1,I0 : IN STD_LOGIC; EI:IN STD_LOGIC; A2,A1,A0: OUT STD_LOGIC; GS,EO:OUT STD_LOGIC);END prioritycoder83_v1;ARCH

9、ITECTURE behave OF prioritycoder83_v1 IS 以以74148邏輯表達(dá)式為依據(jù)，按行為描述方式編寫的邏輯表達(dá)式為依據(jù)，按行為描述方式編寫的VHDL源代碼如源代碼如 下：下： BEGIN A2 = EI OR (I7 AND I6 AND I5 AND I4); A1 = EI OR (I7 AND I6 AND I3 AND I2) OR (I7 AND I6 AND NOT I5) OR (I7 AND I6 AND NOT I4) ; A0 = EI OR (I7 AND NOT I6) OR (I7 AND I5 AND NOT I4) OR (I7 A

10、ND I5 AND I3 AND I1) OR (I7 AND I5 AND I3 AND NOT I2); GS = EI OR (I7 AND I6 AND I5 AND I4 AND I3 AND I2 AND I1 AND I0); EO A=“000”； 因此不能用因此不能用CASE語句來描述語句來描述74148 。采用。采用IF語句對語句對74148進(jìn)行了邏輯描述進(jìn)行了邏輯描述 如下：如下：ARCHITECTURE dataflow OF prioritycoder83_v2 ISBEGIN PROCESS(EI,I) BEGIN IF(EI=1)THEN A = 111; GS

11、= 1; EO = 1; ELSIF (I=11111111 AND EI=0)THEN A = 111; GS = 1; EO = 0; ELSIF (I(7)=0 AND EI=0)THEN A = 000; GS = 0; EO = 1; ELSIF (I(6)=0 AND EI=0)THEN A = 001; GS = 0; EO = 1; ELSIF (I(5)=0 AND EI=0)THEN A = 010; GS = 0; EO = 1; ELSIF (I(4)=0 AND EI=0)THEN A = 011; GS = 0; EO = 1; ELSIF (I(3)=0 AND

12、EI=0)THEN A = 100; GS = 0; EO = 1; ELSIF (I(2)=0 AND EI=0)THEN A = 101; GS = 0; EO = 1; ELSIF (I(1)=0 AND EI=0)THEN A = 110; GS = 0; EO = 1; ELSE (I(0)=0 AND EI=0)THEN A = 111; GS = 0; EO Y Y Y Y Y Y Y Y =01111111; END CASE; ELSE Y =11111111; END IF; END PROCESS;END dataflow; 總線顯示方式的3線8線譯碼器74138仿真波形

13、圖 DG0DD1Y8選1數(shù)據(jù)選擇器D741513DDY5D4276D10AA2A 5.5 多路選擇器多路選擇器74151 8選選1數(shù)據(jù)選擇器真值表數(shù)據(jù)選擇器真值表 輸入輸出使能地址選擇YYbGA2A1A01XXX010000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D7bY 參考參考74151的真值表，采用的真值表，采用IF語句結(jié)構(gòu)編寫的語句結(jié)構(gòu)編寫的VHDL源代碼如下：源代碼如下： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux8_v2 IS PORT(A: IN

14、 STD_LOGIC_VECTOR (2 DOWNTO 0); D0,D1,D2,D3,D4,D5,D6,D7:IN STD_LOGIC; G:IN STD_LOGIC; Y: OUT STD_LOGIC; YB:OUT STD_LOGIC);END mux8_v2;ARCHITECTURE dataflow OF mux8_v2 IS BEGIN PROCESS (A,D0,D1,D2,D3,D4,D5,D6,D7,G) BEGIN IF (G =1) THEN Y =0; YB =1; ELSIF(G=0AND A=000)THEN Y = D0; YB = NOT D0; ELSIF(G

15、=0AND A=001)THEN Y = D1; YB = NOT D1; ELSIF(G=0AND A=010)THEN Y = D2; YB = NOT D2; ELSIF(G=0AND A=011)THEN Y = D3; YB = NOT D3; ELSIF(G=0AND A=100)THEN Y = D4; YB = NOT D4; ELSIF(G=0AND A=101)THEN Y = D5; YB = NOT D5; ELSIF(G=0AND A=110)THEN Y = D6; YB = NOT D6; ELSE Y = D7; YB = NOT D7; END IF; END

16、 PROCESS; END dataflow; IF語句結(jié)構(gòu)8選1數(shù)據(jù)選擇器仿真波形 參考參考74151的真值表，采用的真值表，采用CASE語句結(jié)構(gòu)編寫的語句結(jié)構(gòu)編寫的VHDL源代碼如下源代碼如下 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux8_v3 IS PORT(A2,A1,A0: IN STD_LOGIC; D0,D1,D2,D3,D4,D5,D6,D7:IN STD_LOGIC; G:IN STD_LOGIC; Y: OUT STD_LOGIC; YB:OUT STD_LOGIC);END mux8_v3;ARCHITECTUR

17、E dataflow OF mux8_v3 IS SIGNAL comb: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN comb Y = D0; YB Y = D1; YB Y = D2; YB Y = D3; YB Y = D4; YB Y = D5; YB Y = D6; YB Y = D7; YB Y =0; YB B、A B) THEN YA =1; YB =0; YC =0; ELSIF(A B) THEN YA =0; YB =1; YC =0; ELSE YA =0; YB =0; YC =1; END IF; END PROCESS; END beh

18、ave; 兩個(gè)4位二進(jìn)制數(shù)比較器的仿真波形 5.7 加法器加法器 加法器是數(shù)字電路中的基本運(yùn)算單元，下例是直接利用VHDL運(yùn)算符“+”實(shí)現(xiàn)加法運(yùn)算的8位加法器源代碼。 其中其中: A和和B是兩個(gè)相加的是兩個(gè)相加的8位二進(jìn)制數(shù)位二進(jìn)制數(shù); Cin是低位進(jìn)位位是低位進(jìn)位位; S是是A、B相加之和相加之和; Co是是A、B相加之后的進(jìn)位位。相加之后的進(jìn)位位。 輸輸 入入 輸輸 出出CIABSCO0000000110010100110110010101011100111111全加器真值表全加器真值表LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder8_v IS PORT(A :IN STD_LOGIC_VECTOR(7 DOWNTO 0); B :IN STD_LOGIC_VECTOR(7 DOWNTO 0); Cin:IN STD_LOGIC; Co : OUT STD_LOGIC; S :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END adder8_v; ARCHITECTURE behave OF adder8_v IS SIGNAL Sin