數(shù)字集成電路電路設(shè)計(jì)

1、2022-5-41鄧軍勇鄧軍第2 2章章 電路圖基礎(chǔ)電路圖基礎(chǔ)CMOS集成電路版圖集成電路版圖-概念、方法與工具概念、方法與工具CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-42第第2章章 電路圖基礎(chǔ)電路圖基礎(chǔ)2.12.22.32.42.5 MOS晶體管傳輸門邏輯門理解電路圖的連接關(guān)系基本電學(xué)定律CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-432.1 MOS 晶體管晶體管CMOS導(dǎo)通條件導(dǎo)通條件閾值損失閾值損失CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心20

2、22-5-442.1 MOSFET StructureCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-45MOSFET StructureCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-46NMOS and PMOS with WellCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-47導(dǎo)通條件導(dǎo)通條件CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-48NMOS單管開(kāi)關(guān)單管開(kāi)關(guān)CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心

3、中心2022-5-49PMOS單管開(kāi)關(guān)單管開(kāi)關(guān)CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-410CMOS開(kāi)關(guān)開(kāi)關(guān)RETURNCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4112.2 邏輯門（邏輯門（Gate）邏輯門可以直接或者組合形成布爾邏輯邏輯門可以直接或者組合形成布爾邏輯函數(shù)。幾乎任何布爾邏輯都可以由單個(gè)邏函數(shù)。幾乎任何布爾邏輯都可以由單個(gè)邏輯門實(shí)現(xiàn)，但通常并不這樣做。輯門實(shí)現(xiàn)，但通常并不這樣做。反相器與非門或非門復(fù)合邏輯門CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5

4、-4122.2.1 反相器反相器inOut0110CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4132.2.2 兩輸入與非門（兩輸入與非門（NAND2）In1In2Out001011101110CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4142.2.3 兩輸入或非門（兩輸入或非門（NOR2）In1In2Out001010100110CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4152.2.4 CMOS復(fù)合邏輯門復(fù)合邏輯門同一個(gè)組合邏輯可以用不同的電路來(lái)實(shí)現(xiàn)設(shè)計(jì)原則包含

5、的門數(shù)及管數(shù)盡可能的少包含的門數(shù)及管數(shù)盡可能的少門的連接關(guān)系盡量簡(jiǎn)單門的連接關(guān)系盡量簡(jiǎn)單多用反相門（多用反相門（NAND、NOR等），少用同相門等），少用同相門 （AND、OR等）等）設(shè)計(jì)目標(biāo)減少芯片面積減少芯片面積降低芯片成本降低芯片成本縮短互連線縮短互連線提高傳輸速度提高傳輸速度CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4162.2.4 CMOS復(fù)合邏輯門復(fù)合邏輯門A and BC and DYABCDCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4172.2.4 CMOS復(fù)合邏輯門復(fù)合邏輯門P管：并與串或

6、管：并與串或N管：串與并或管：串與并或S1S2VDDYCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4182.2.4 CMOS復(fù)合邏輯門復(fù)合邏輯門CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4192.2.4 CMOS復(fù)合邏輯門復(fù)合邏輯門GabcdeCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4202.2.4 CMOS復(fù)合邏輯門復(fù)合邏輯門異或門異或門同或門同或門CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4212.3 傳輸門傳輸門A

7、BOUT00弱弱 001010X11000101110X11弱弱 1IN00001111應(yīng)用多路選擇器多路選擇器異或門、同或門異或門、同或門運(yùn)算電路（如加法器）運(yùn)算電路（如加法器）時(shí)序部件時(shí)序部件CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4222.3 利用傳輸門實(shí)現(xiàn)異或邏輯利用傳輸門實(shí)現(xiàn)異或邏輯CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-423鏡像電路鏡像電路 實(shí)現(xiàn)XOR的鏡像電路CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-424鏡像電路鏡像電路 實(shí)現(xiàn)XOR的鏡像電路

8、電路對(duì)稱版圖結(jié)構(gòu)對(duì)稱CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-425鏡像電路鏡像電路 實(shí)現(xiàn)XNOR的鏡像電路鏡像電路實(shí)現(xiàn)CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-426準(zhǔn)準(zhǔn)nMOS電路電路 準(zhǔn)nMOS結(jié)構(gòu)VpFETnFETpFETSGpDDDDVV永遠(yuǎn)導(dǎo)通陣列截止開(kāi)關(guān)開(kāi)路將輸出電平上拉到恨nMOS 邏輯電路用邏輯電路用1個(gè)個(gè)pFET為負(fù)載為負(fù)載OLnFETnFETpFETOLVV陣列導(dǎo)通開(kāi)關(guān)短路將輸出電平下拉到低電平但因?qū)?，較大CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心202

9、2-5-427準(zhǔn)準(zhǔn)nMOS電路電路 準(zhǔn)nMOS反相器:輸出低電平CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-428準(zhǔn)準(zhǔn)nMOS電路電路 準(zhǔn)nMOS反相器:實(shí)例CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-429準(zhǔn)準(zhǔn)nMOS電路電路 準(zhǔn)nMOS NAND2/NOR2CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-430準(zhǔn)準(zhǔn)nMOS電路電路 準(zhǔn)nMOS AOICMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-431準(zhǔn)準(zhǔn)nMOS電路電路 準(zhǔn)nMO

10、S特點(diǎn)優(yōu)點(diǎn)優(yōu)點(diǎn)電路簡(jiǎn)單，需要電路簡(jiǎn)單，需要FET數(shù)少，占用芯片面積少數(shù)少，占用芯片面積少 CMOS門：門：N個(gè)輸入需要個(gè)輸入需要2N個(gè)個(gè)FET 準(zhǔn)準(zhǔn)nMOS門：門：N個(gè)輸入需要個(gè)輸入需要N+1個(gè)個(gè)FET適用于版圖面積受限或者扇入很大或者速度要求較快的場(chǎng)合適用于版圖面積受限或者扇入很大或者速度要求較快的場(chǎng)合缺點(diǎn)缺點(diǎn)低電平低電平VOL與與pFET和和nFET的尺寸比有關(guān)（有比邏輯）的尺寸比有關(guān)（有比邏輯）存在靜態(tài)功耗（輸出低電平時(shí)，存在靜態(tài)功耗（輸出低電平時(shí)，pFET與與PDN形成導(dǎo)電通道）形成導(dǎo)電通道）CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-432動(dòng)

11、態(tài)動(dòng)態(tài)CMOS電路電路 基本結(jié)構(gòu)pnp0MMMDDoutoutDDVCVV 預(yù)充電：導(dǎo)通，截止，輸出與輸入無(wú)關(guān)，通過(guò)對(duì)充電， 使pnn1MMnFET MVoutDDDDVVV 求值：截止，導(dǎo)通，輸入經(jīng)邏輯陣列運(yùn)算得到輸出若運(yùn)算結(jié)果為邏輯1，則輸出為高阻態(tài)，保持；若運(yùn)算結(jié)果為邏輯0，則輸出通過(guò)邏輯陣列和放電，使0f預(yù)充電管:提供輸出高電平時(shí)鐘信號(hào)：控制電路的工作并實(shí)現(xiàn)同步求值控制管:保證預(yù)充電期間無(wú)靜態(tài)功耗實(shí)現(xiàn)邏輯操作輸出電容：包括結(jié)電容、扇出門輸入電容和布線電容，保持預(yù)充電電平CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-433動(dòng)態(tài)動(dòng)態(tài)CMOS電路電路

12、版圖:NAND3CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-434動(dòng)態(tài)動(dòng)態(tài)CMOS電路（存在的問(wèn)題）電路（存在的問(wèn)題）1、輸入變量只能在預(yù)充電期間變化，在求值階段必須保持穩(wěn)定、輸入變量只能在預(yù)充電期間變化，在求值階段必須保持穩(wěn)定 時(shí)鐘上升沿前時(shí)鐘上升沿前：Ma、Mb均截止，CL上電荷充滿，以保持其高電平 時(shí)鐘上升沿后時(shí)鐘上升沿后： Ma導(dǎo)通，Mb截止，CL上的電荷在CL和CA間重新分配，使Vout有所下降電荷分享電荷分享（Charge sharing） FET之間的寄生電容與負(fù)載電容分享放電電荷和充電電荷，導(dǎo)致輸出電壓衰減2、電荷分享電荷分享（Char

13、ge sharing）CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-435動(dòng)態(tài)動(dòng)態(tài)CMOS（存在的問(wèn)題）（存在的問(wèn)題）012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVoutoutVoutoutV預(yù)充電：，求值：在 之前的延時(shí)期內(nèi)，導(dǎo)通；直至截止停止 ，但此時(shí)已損失了且無(wú)法恢復(fù)薤揶D(zhuǎn)動(dòng)態(tài)CMOS門的輸入若出現(xiàn)10的翻轉(zhuǎn)，就會(huì)導(dǎo)致預(yù)充電電荷的損失要避免這種損失，應(yīng)使動(dòng)態(tài)CMOS門在求值時(shí)只出現(xiàn)01的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的輸入為0在動(dòng)態(tài)CMOS單元之間加1個(gè)反相器（多米諾單元）3、多級(jí)不能直接級(jí)聯(lián)、多級(jí)不能直接級(jí)聯(lián)

14、CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-436多米諾邏輯多米諾邏輯 多米諾邏輯單元構(gòu)成基本動(dòng)態(tài)邏輯靜態(tài)反相器CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-437多米諾邏輯多米諾邏輯 基本邏輯門多米諾邏輯門實(shí)例CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-438多米諾邏輯多米諾邏輯 邏輯鏈構(gòu)成1231230CCCffff 預(yù)充電： 、 同時(shí)進(jìn)行，使所有的 置01求值： 、 、 依次進(jìn)行，有如“多米諾骨牌”CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心

15、中心2022-5-439多米諾邏輯多米諾邏輯 名稱由來(lái)只有當(dāng)所有前級(jí)的電平轉(zhuǎn)換已完成，本級(jí)才會(huì)有動(dòng)作。預(yù)充電求值CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-440C2MOS電路電路C2MOS: 時(shí)鐘控制CMOS電路1M1M20M1M2HiZ時(shí)，、導(dǎo)通，輸出靜態(tài)邏輯運(yùn)算的結(jié)果，與輸入有關(guān)時(shí)，、截止，輸出高阻態(tài) ，與輸入無(wú)關(guān)ff=nFET靜態(tài)邏輯電路靜態(tài)邏輯電路pFET靜態(tài)邏輯電路靜態(tài)邏輯電路三三態(tài)態(tài)輸輸出出控控制制CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-441C2MOS電路電路 三態(tài)反相器0M1M21M1M2

16、DataCOMSnDDnEfVGNDEf、均截止與、均斷開(kāi)，輸出為高阻態(tài)、均導(dǎo)通成為以為輸入端、 為輸出端的反相器=揶=揶 ZHi低電平0三態(tài)電路 高電平1， 常用于將電路與公共總線隔開(kāi)高阻 （Z） CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-442C2MOS電路電路 C2MOS門電路使tr使tfCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-443C2MOS電路電路 C2MOS門:版圖CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-444C2MOS電路電路 C2MOS門:特點(diǎn)

17、C2MOS的作用的作用通過(guò)控制邏輯門的內(nèi)部操作，同步通過(guò)邏輯鏈的數(shù)據(jù)流C2MOS的不足的不足高阻態(tài)下，電荷泄漏Vout不能永久保持，其保持時(shí)間必須時(shí)鐘周期 時(shí)鐘頻率ffminVout衰減的原因：電荷泄漏、亞閾值電流等CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-445D鎖存器電路鎖存器電路(傳輸門實(shí)現(xiàn)二選一傳輸門實(shí)現(xiàn)二選一)QDclkclk!clk!clkclkinput sampled(transparent mode)feedback(hold mode)clk01CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-

18、446基于二選一電路的基于二選一電路的D鎖存器鎖存器正時(shí)鐘Latch負(fù)時(shí)鐘LatchQ = !clk & Q | clk & DQ = clk & Q | !clk & DQDclk01反饋clk為低時(shí)輸出等于輸入clk為高時(shí)輸出等于輸入QDclk10反饋將反饋環(huán)路斷開(kāi)實(shí)現(xiàn)輸入采樣將反饋環(huán)路斷開(kāi)實(shí)現(xiàn)輸入采樣CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-447主從主從D觸發(fā)器觸發(fā)器MasterQMD01Q10SlaveQMDclk01Qclk10SlaveMasterclkQMQDclkDFFQDclk = 0 transp

19、arent holdclk = 01 hold transparentCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4482.4 理解電路圖連接關(guān)系理解電路圖連接關(guān)系RETURNCMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4492.5 回顧電學(xué)基本定律回顧電學(xué)基本定律2.5.1 歐姆定律歐姆定律2.5.2 Kirchhoff定律定律Kirchhoff電流定律Kirchhoff電壓定律2.5.3 電阻電阻2.5.4 電容電容2.5.5 延時(shí)計(jì)算延時(shí)計(jì)算CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC

20、中心中心2022-5-4502.5.1 歐姆定律歐姆定律V=IRMOS管等效電阻管等效電阻CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4512.5.2 Kirchhoff定律定律Kirchhoff定律定律Kirchhoff電流定律：流入任一電學(xué)節(jié)點(diǎn)的電流的代數(shù)和為零； 或者，流入節(jié)點(diǎn)的電流總和等于流出節(jié)點(diǎn)的電流總和。Kirchhoff電壓定律：在一個(gè)閉環(huán)回路中的電壓降之和等于該電路外加總電壓，即，輸入電壓總量等于電路中所有的電壓降。1230NIIII+=123=TIIII+123=TVVVV+CMOS集成電路版圖集成電路版圖西安郵電學(xué)院西安郵電學(xué)院ASIC中心中心2022-5-4522.5.3 電阻電阻電阻即導(dǎo)體導(dǎo)電的阻力（能力）。電阻即導(dǎo)體導(dǎo)電的阻力（